高級制程的加速演化、復(fù)雜性和成本的飆升以及對IP可用性的擔(dān)憂正在引發(fā)一些難題。

隨著摩爾定律物理極限的日益臨近，人們普遍預(yù)測稱，由于成本上升以及在先進(jìn)工藝上開發(fā)芯片的難度增加，芯片尺寸縮放將逐步放緩，但是現(xiàn)實(shí)正好相反，前沿工藝節(jié)點(diǎn)的推出速度反而正在加快。

成本確實(shí)在上升，同時(shí)，由于多重圖案化、芯片上集成更多器件、和三維晶體管密度相關(guān)的物理效應(yīng)、更多功能和細(xì)化電介質(zhì)造成復(fù)雜性飆升，設(shè)計(jì)規(guī)則數(shù)量也在急劇增長。除此之外，最先進(jìn)的節(jié)點(diǎn)上是否有可用IP，以及使用代工廠最新版本制造工藝時(shí)能否進(jìn)行充分測試和特征分析的不確定性也在增加。

“過去，當(dāng)你從一種工藝切換到另一種工藝上時(shí)，人們會(huì)認(rèn)為，你已經(jīng)完成了你的設(shè)計(jì)，所以不會(huì)有什么大不了的問題，”eSilicon IP工程副總裁Deepak Sabharwal說。 “你所做的工作就是將原理圖進(jìn)行縮放，并根據(jù)新規(guī)則重新布局布線。工藝節(jié)點(diǎn)只是一個(gè)數(shù)字，無論是40nm還是90nm都沒關(guān)系，本質(zhì)上沒有什么區(qū)別。而且，從人們的期望來講，也希望完成了上一個(gè)節(jié)點(diǎn)的設(shè)計(jì)之后，能夠大量重復(fù)使用既有的資源和成果，快速前進(jìn)到下一個(gè)節(jié)點(diǎn)上?！?/p>

這種演進(jìn)模式在兩維結(jié)構(gòu)下非常有效，但是隨著finFET的推出，情況出現(xiàn)了顯著的變化。

Sabharwal說：“在finFET中，器件垂直放置，所以現(xiàn)在硅片面積的約束條件是金屬層。晶圓代工廠一直在努力，如何比之前的節(jié)點(diǎn)以更緊密的間距進(jìn)入金屬層。 現(xiàn)在的設(shè)計(jì)規(guī)則非常嚴(yán)苛，設(shè)計(jì)規(guī)則手冊厚達(dá)數(shù)千頁，布局團(tuán)隊(duì)挖空心思琢磨如何在不影響其它層的情況下進(jìn)行更改。這就像一個(gè)多米諾骨牌效應(yīng)，你在設(shè)計(jì)中做一個(gè)很小的改變，就會(huì)影響其他10個(gè)地方。今天，設(shè)計(jì)如此緊密，組合如此精細(xì)，每個(gè)地方都有嚴(yán)格的容差和閾值范圍，設(shè)計(jì)和制造都變得非常困難了。”

這也意味著設(shè)計(jì)工程師和布局工程師需要每天都在一起工作，因?yàn)槿绻季謭F(tuán)隊(duì)在某個(gè)地方進(jìn)行了重大調(diào)整，就可能會(huì)在其他地方產(chǎn)生問題，需要設(shè)計(jì)工程師重新修改設(shè)計(jì)。盡管如此，雖然這些問題還是會(huì)經(jīng)常出現(xiàn)，一些公司仍然在加速升級制造工藝。

Cadence公司知識(shí)產(chǎn)權(quán)部業(yè)務(wù)發(fā)展總監(jiān)Tom Wong表示：“業(yè)界從90nm過渡到65nm花了將近四年的時(shí)間。從65納米到55納米，然后再到40納米花了將近三年的時(shí)間。 從40納米平面工藝過渡到28納米高k／金屬門（HKMG）也用了大約三年的時(shí)間。之后的工藝升級就出現(xiàn)了加速趨勢。從28nm HKMG到20nm只用了兩年左右的時(shí)間，從20nm HKMG到16nm finFET用了不到兩年的時(shí)間，16納米到14納米不到一年，然后不到一年，就到了10納米。盡管剛剛在不到一年前開始生產(chǎn)10納米晶圓，我們現(xiàn)在已經(jīng)前進(jìn)到了7納米世代?！?/p>

Tom Wong表示，隨著工藝尺寸日益精細(xì)，投資新晶圓廠需要高額研發(fā)成本和巨大的資本支出，人們普遍預(yù)計(jì)參與最前沿工藝升級的代工廠越來越少?！暗菍?shí)際情況卻完全不同，在16nm節(jié)點(diǎn)時(shí)，至少有四家大型晶圓代工廠參與角逐，到了7nm時(shí)，還至少有三家公司爭奪領(lǐng)先地位?！?/p>

圖 與日俱增的復(fù)雜度和設(shè)計(jì)規(guī)則

經(jīng)濟(jì)性考慮

工藝升級的經(jīng)濟(jì)性對設(shè)計(jì)上游影響巨大。芯片行業(yè)依賴于IP復(fù)用，更精確地說，是IP可以從一個(gè)節(jié)點(diǎn)到另一個(gè)節(jié)點(diǎn)之間遷移，以維持經(jīng)濟(jì)可行性。但是現(xiàn)在，IP復(fù)用越來越難。

“當(dāng)你的工藝節(jié)點(diǎn)過渡到下一個(gè)更精細(xì)的幾何尺寸時(shí)，當(dāng)標(biāo)稱Vdd從0．8V下降到0．7V時(shí)會(huì)發(fā)生什么？ 這將使得您預(yù)期比較簡單的IP遷移項(xiàng)目變成針對復(fù)雜IP（如高速SerDes）的全面重新設(shè)計(jì)，“Wong說。 “另外，您可以利用的設(shè)計(jì)余量更少了，時(shí)序收斂也更復(fù)雜，還需要更多得考慮如何在模擬中管理OCV（片上變化）。 這往往會(huì)增加IP支持的成本，并延長部署時(shí)間?！?/p>

更加雪上加霜的是，在新工藝誕生的過程中，還需要并行進(jìn)行大量的SoC開發(fā)，開發(fā)設(shè)計(jì)支持工具和IP。這意味著，當(dāng)新工藝最終成熟或做好可以大規(guī)模生產(chǎn)的準(zhǔn)備時(shí)，可能需要重新更新IP。這樣一來，不僅IP開發(fā)過程更加困難和昂貴，芯片開發(fā)過程也會(huì)變得成本高昂。

eSilicon的Sabharwal表示：“從16／14nm到7nm的過渡過程中，我發(fā)現(xiàn)我們投入的資源是上次工藝升級的1．5倍?！?/p>

硬IP與軟IP，大節(jié)點(diǎn)與小節(jié)點(diǎn)

在這個(gè)規(guī)則約束不斷更新的世界中，硬IP的遷移變得特別困難。

“當(dāng)我們談?wù)撚睮P的遷移難度時(shí)，首先，它在很大程度上取決于這次是否只是遷移到新的半節(jié)點(diǎn)，即所謂的小節(jié)點(diǎn)上，因?yàn)樾」?jié)點(diǎn)只是對節(jié)點(diǎn)的增量升級，”Arteris IP的解決方案架構(gòu)師Benny Winefeld說。 “全新節(jié)點(diǎn)的遷移總是很難，但過渡到半節(jié)點(diǎn)的可行性更高，因?yàn)樗饕簧婕暗焦鈱W(xué)特性的縮小。DRC規(guī)則相似，各種電氣特性的變化也基本一樣，要么多一些，要么少一些，總之是可預(yù)測的?！?/p>

他指出，臺(tái)積電的32納米到28納米的遷移就是一個(gè)很好的例子。 “我不會(huì)說這很容易，但它是完全可行的。在最近的節(jié)點(diǎn)中，DRC規(guī)則集的規(guī)模變得更大更復(fù)雜，規(guī)則從數(shù)百條增加到數(shù)千條。另外，大節(jié)點(diǎn)和半節(jié)點(diǎn)之間的差異也增加了，所以它們的相似度越來越低。從我最近的經(jīng)驗(yàn)來看，臺(tái)積電的16nm和12nm本來應(yīng)該只是一個(gè)漸進(jìn)式的升級，但是它們之間存在相當(dāng)大的差異。如果您正在嘗試使用調(diào)整多邊形的智能工具來自動(dòng)轉(zhuǎn)換，現(xiàn)在需要執(zhí)行更復(fù)雜的轉(zhuǎn)換。不是只乘上一個(gè)0．8的線性比例就萬事大吉了。因?yàn)檫@種變化不僅會(huì)突然違反物理規(guī)則，也可能造成電氣特性的顯著變化甚至失效。在臺(tái)積電的12nm中，DRC規(guī)則不同，所用庫也不同。但即便如此，人們也一般認(rèn)為臺(tái)積電的12納米是一個(gè)漸進(jìn)式的變化?！?/p>

在大節(jié)點(diǎn)之間，比如從16nm遷移到7nm上更加困難。 他表示，這需要從雙重圖案轉(zhuǎn)變?yōu)橛?jì)算設(shè)計(jì)平臺(tái)，并采用完全不同的規(guī)則。所有這些都體現(xiàn)在網(wǎng)絡(luò)芯片上，網(wǎng)絡(luò)芯片（NoC）充當(dāng)CPU、緩存，加速器和存儲(chǔ)器之間的耦合邏輯器件。

“硅使我們能夠在同一顆芯片上集成更多功能，但從設(shè)計(jì)的角度來看，您仍然可以把網(wǎng)絡(luò)芯片稱為IP模塊，因?yàn)镾oC設(shè)計(jì)人員可以將此NoC用作構(gòu)建模塊，而無需深入了解它的實(shí)施細(xì)節(jié)，”Winefeld說道，。 “只要它遵守這些協(xié)議，邏輯正確并滿足延遲、帶寬和服務(wù)質(zhì)量等這些高級別系統(tǒng)要求，將這個(gè)IP硬化就沒有什么意義。你可以想象一下，這個(gè)NoC位于它所連接的IP之間的通道中，這些IP可以是硬的也可以是軟的。用作連接目的的NoC則是軟的，NoC的拓?fù)浣Y(jié)構(gòu)和布局差別很大，對于被使用的SoC而言，它是特定的?！?/p>

讓IP塊一起工作只是問題的一方面， 能夠在功能測試芯片中驗(yàn)證這些IP是另外一回事。

“如果你是一個(gè)IP供應(yīng)商，那么你需要在所有較小尺寸的工藝節(jié)點(diǎn)上完成功能測試芯片，因?yàn)槿藗儠?huì)問到這個(gè)問題，”ClioSoft市場營銷副總裁Ranjit Adhikary說。“他們并不是很關(guān)心這是一個(gè)硬核還是一個(gè)軟核。 他們想知道的是，你是否已經(jīng)完成了功能測試芯片。由于一次性工程費(fèi)用很高，這件事具有相當(dāng)大的挑戰(zhàn)性。對于一家小公司來說，如果你無法保證能夠得到很多訂單，在測試芯片上進(jìn)行投資就會(huì)非常困難。如果你是一家系統(tǒng)公司，正在使用自己的IP，那么這筆錢還算花的有意義。但是你仍然需要考慮做功能測試芯片將花費(fèi)多少錢，需要付出多少努力，因?yàn)閷P遷移到高級節(jié)點(diǎn)時(shí)的成本非常高?！?/p>

除此之外，還有更多驗(yàn)證工作。

西門子公司Mentor產(chǎn)品營銷總監(jiān)John Ferguson表示：“肯定需要進(jìn)行大量額外的驗(yàn)證，而且要真正檢查每個(gè)小問題的影響，以避免盲目忽略隱患。我覺得，這也意味著需要更多早期試錯(cuò)，以確保最后的成功。我們曾經(jīng)認(rèn)為并希望用上EUV光刻技術(shù)之后，事情會(huì)變得更好或者更容易一些，但是事實(shí)證明，我們太樂觀了。EUV可能會(huì)在一兩個(gè)層面上讓事情容易一些，但不是整體，板塊之間的相互依賴性太多，所以最終還是于事無補(bǔ)。有人會(huì)說，＇看，這有一大堆好處＇，但是當(dāng)你真的理解了就會(huì)發(fā)現(xiàn)，天底下沒有免費(fèi)的午餐，你必須拿別的東西來換取這些好處?！?/p>

解決所有這一切問題的一個(gè)可能解決方案引起了先進(jìn)工藝芯片設(shè)計(jì)人員的注意，主要涉及到將在不同工藝節(jié)點(diǎn)上開發(fā)的IP和塊進(jìn)行更多的混合和匹配。

NetSpeed Systems市場與業(yè)務(wù)發(fā)展副總裁Anush Mohandass指出，異構(gòu)性正在推動(dòng)有關(guān)SoC設(shè)計(jì)的新思路。

“這里出現(xiàn)的一個(gè)趨勢是多層芯片的概念，其中，基礎(chǔ)層可能包含在28nm工藝上設(shè)計(jì)的I／O和一些外圍設(shè)備，用于提升性能的各種計(jì)算部件放在另外一個(gè)單獨(dú)的層上，也許是16nm或7nm，“Mohandass說?！斑@些層需要某種形式的智能鏈接結(jié)合在一起?！?/p>

“從邏輯上講，這可能是一個(gè)大的SoC，但是你可以對其進(jìn)行分區(qū)，”Mohandass指出。 “即便存在一個(gè)標(biāo)準(zhǔn)IP，我們還可以以分而治之的視角看待它。他們說，＇這是我的CPU子系統(tǒng)，這是我的圖像子系統(tǒng)，這是我的內(nèi)存子系統(tǒng)，＇你用不同的子系統(tǒng)劃分設(shè)計(jì)，然后將它們整合在一起。 我們現(xiàn)在看到的情況很類似，除了這幾個(gè)子系統(tǒng)都存在于各自單獨(dú)的芯片上之外，在概念上仍然是相同的。我們只是把這些子系統(tǒng)放到同一個(gè)封裝中而已。當(dāng)然，很顯然這里需要一個(gè)相當(dāng)復(fù)雜的互連，但是這種多層芯片在更精密的工藝節(jié)點(diǎn)上越來越受歡迎。”

當(dāng)然，有些問題并沒有消失，比如層規(guī)劃。而且，雖然節(jié)點(diǎn)升級的速度越來越快，某些先進(jìn)工藝元器件的開發(fā)時(shí)間卻越來越長了。

Synopsys公司物理實(shí)施部門技術(shù)市場經(jīng)理Mark Richards說：”在整個(gè)流程中，布置這個(gè)步驟出現(xiàn)得更早了。你仍然必須從v0．1或v0．5開始設(shè)計(jì)，整個(gè)設(shè)計(jì)過程變得更長了。在工藝的開發(fā)中，需要和領(lǐng)先客戶進(jìn)行更多的互動(dòng)，以順利推動(dòng)所有事情。但是節(jié)點(diǎn)更新的速度，以及半節(jié)點(diǎn)推出的速度更快了，使得這些工作更加難做了?！?/p>

從晶圓制造廠的角度來看，將芯片的邏輯器件部分縮放，其它保持在相同的工藝節(jié)點(diǎn)上，能夠更快地實(shí)現(xiàn)半節(jié)點(diǎn)的爬產(chǎn)。這樣做是否能讓IP開發(fā)商的工作變得更容易目前尚不完全清楚，但這似乎是一個(gè)具有吸引力的選項(xiàng)?！叭绻阒皇窍朐谛略O(shè)計(jì)中以和之前完全一樣的方式使用這個(gè)IP，而且該新設(shè)計(jì)中的其它一些組件將會(huì)使用或者利用新節(jié)點(diǎn)的這些功能，那么新節(jié)點(diǎn)的IP開發(fā)工作并不是太難，因?yàn)橥ǔＧ闆r下，新節(jié)點(diǎn)IP的容限更低，只不過是需要適應(yīng)更艱難的規(guī)則?！盡entor的Ferguson說。

新節(jié)點(diǎn)的IP開發(fā)還牽扯到工程資源。Cadence的Wong說：“在很多次工藝節(jié)點(diǎn)的過渡期，我們都給IP支持配備了大量聰明的工程師，在我們完成一個(gè)節(jié)點(diǎn)的完整IP支持之前，新的節(jié)點(diǎn)又出現(xiàn)了，我不知道這種趨勢是否仍然會(huì)持續(xù)下去?！?/p>