0 引言

    專用集成電路（Application Specific Integrated Circuit，ASIC）或芯片（Integrated Circuit，IC）抗擾性（電磁免疫）是指其在外源電磁干擾（Electromagnetic Interference，EMI）下仍能正常工作并保持一定性能的能力。根據(jù)文獻(xiàn)[1-3]對(duì)芯片抗擾性的研究分析可以發(fā)現(xiàn)，頻率超過100 MHz的射頻（RF）波段，其抗擾性曲線（能承受的最大干擾功率與干擾頻率的關(guān)系曲線）包含了很多峰谷結(jié)構(gòu)，這說明芯片抗擾性與干擾頻率密切相關(guān)。片上電源分配網(wǎng)絡(luò)（On-Chip Power Distribution Network，OCPDN）在現(xiàn)代集成電路設(shè)計(jì)中具有重要地位。了解干擾在片上電源網(wǎng)絡(luò)中的分布有助于診斷芯片故障源，從而更好地理解芯片抗擾性曲線上峰谷結(jié)構(gòu)的產(chǎn)生機(jī)制，因此需要設(shè)計(jì)出一套合適且有效的方法來測量外源電磁干擾在OCPDN上的二維分布，為研究芯片對(duì)電磁干擾的免疫行為及其相互作用機(jī)理提供重要的信息。然而，由于片上信號(hào)的帶寬過寬，使得示波器等測量設(shè)備無法直接進(jìn)行測量，因此需要使用片上測量電路。

    設(shè)計(jì)測量電路時(shí)，需要考慮3個(gè)關(guān)鍵問題：(1)外來電磁干擾的發(fā)生時(shí)刻和持續(xù)時(shí)間是不可預(yù)知的；(2)電磁干擾可能引起測量電路失效；(3)測量二維分布時(shí)需要插入多個(gè)傳感器電路，這些電路不能改變?cè)械男酒娫捶峙渚W(wǎng)絡(luò)結(jié)構(gòu)。

    在過去的20年里，已經(jīng)有很多的文獻(xiàn)報(bào)道了片上噪聲的測量方法如文獻(xiàn)[4-10]。各種各樣的片上噪聲測量或表征方法大致可以分成獲取片上信號(hào)波形的片上示波器和檢測噪聲事件的片上探測器這兩大類，但它們或多或少都存在著以下不足：(1)要求被測噪聲信號(hào)與采樣時(shí)鐘同步；(2)需要另外插入單獨(dú)的片上電源分配網(wǎng)絡(luò)給測量電路供電；(3)需要使用多個(gè)額外引腳；(4)探測器面積過大；(5)需要復(fù)雜的模擬電路；(6)需要內(nèi)部存儲(chǔ)器暫存測量數(shù)據(jù)；(7)控制電路與存儲(chǔ)電路會(huì)受干擾而失效。

    針對(duì)上文所提到的現(xiàn)有技術(shù)的不足，本文設(shè)計(jì)出一種可以植入芯片內(nèi)的感應(yīng)單元，能夠?qū)崟r(shí)測量外源電磁干擾在芯片電源分配網(wǎng)絡(luò)上的二維分布，并通過仿真和實(shí)驗(yàn)進(jìn)行驗(yàn)證。

1 理論基礎(chǔ)

    圖1顯示了感應(yīng)單元的環(huán)形振蕩器（Ring Oscillator，RO）和噪聲源（Noise Source，NS）兩個(gè)組成部分。由奇數(shù)個(gè)反相器級(jí)聯(lián)而成的RO會(huì)產(chǎn)生周期為TRO的時(shí)鐘輸出，而噪聲源上的晶體管會(huì)由于充放電效應(yīng)在每個(gè)時(shí)鐘周期內(nèi)產(chǎn)生一個(gè)開關(guān)噪聲電流i_NS，這個(gè)周期電流會(huì)通過噪聲源的電源線（VDD）向外傳輸，再經(jīng)過電源網(wǎng)絡(luò)到達(dá)芯片電源引腳從而能被外部設(shè)備探測到。

    為了實(shí)現(xiàn)二維測量，需要在芯片內(nèi)不同位置植入一定數(shù)量的感應(yīng)單元，形成如圖2所示的感應(yīng)陣列。而要在陣列噪聲頻譜上區(qū)分出不同的單元，就要使每個(gè)單元具有唯一的時(shí)鐘頻率f_RO，即讓單元內(nèi)環(huán)振的長度互不相同。圖2中的陣列噪聲頻譜可以看做是由N個(gè)單元噪聲不同的頻譜疊加而成。我們把與環(huán)振輸出時(shí)鐘相同的頻率分量稱為1次諧波，依次稱其他頻率分量為n（n>1）次諧波。陣列噪聲頻譜中同一級(jí)的所有k次單元諧波疊加成k次諧波陣列。式(1)～式(4)是保證諧波陣列及其單元諧波互相分離且不會(huì)重疊的充要條件，其中的kf₀，kf₀…kf_N(k=0，1，2…)代表第k個(gè)諧波陣列中的每個(gè)單元諧波。

    使用頻譜分析儀等設(shè)備測量芯片VDD引腳上的陣列噪聲信號(hào)，調(diào)整掃頻范圍選取其中某一諧波陣列分量（如k）作為觀測對(duì)象，假設(shè)在坐標(biāo)(x_u，y_u)位置上的單元Zu的頻率為f_RO，u，則k次陣列諧波中的分量kf_RO，u就可以用于監(jiān)測對(duì)應(yīng)(x_u，y_u)位置上的EMI分布情況。

    根據(jù)文獻(xiàn)[11]的報(bào)道，環(huán)振的歸一化頻率偏移是由干擾信號(hào)的幅度決定的，而與干擾的頻率無關(guān)，對(duì)應(yīng)的關(guān)系曲線如圖3所示，表現(xiàn)為歸一化頻率向負(fù)半軸偏移。

    組成環(huán)振的反相器的門延時(shí)是電源電壓的函數(shù)，可以用式(5)表示。其中，τ-V_DD互為倒數(shù)，α，β，γ為常量且可以通過直流仿真得到。由于EMI干擾，芯片電源網(wǎng)絡(luò)的供電電壓V₀會(huì)在V₀±A_EMI范圍內(nèi)波動(dòng)，我們?cè)跁r(shí)域上以ΔV_DD對(duì)其進(jìn)行分割，即可以近似求解出環(huán)振在EMI干擾下的振蕩周期變化。文獻(xiàn)[11]給出的歸一化頻偏與干擾幅度的關(guān)系由式(6)表達(dá)。其中，p(V_k)表示環(huán)振工作在第k個(gè)電壓間隙的概率，f_{RO_0}表示在無干擾條件下的環(huán)振頻率，Δf_{RO_RFI}表示加入干擾前后的環(huán)振頻率偏移變化量。

    如圖4所示，假設(shè)感應(yīng)陣列是由16個(gè)感應(yīng)單元組成，以4×4的結(jié)構(gòu)均勻分布，且反饋信號(hào)為上述的頻移響應(yīng)。通過測量EMI干擾注入前后的頻譜變化量，并將各單元的變化量分別代入式(7)的表達(dá)式中就可以計(jì)算出各個(gè)位置上的干擾幅度V_{EMI_ij}，進(jìn)而得到陣列的EMI分布圖。

2 仿真設(shè)計(jì)

    本文采用的芯片工藝是Global Foundry(GF) 180 nm 1P5M工藝，其普通反相器INVX1正常工作下的門延時(shí)約為0.02 ns。作為例子，我們用401個(gè)INVX1組成環(huán)振，如圖5所示。

    HSPICE電路仿真網(wǎng)表如圖6所示，該模型除了環(huán)振和噪聲源外，還包含了芯片的封裝寄生參數(shù)和PCB級(jí)寄生參數(shù)，頻譜分析儀（或示波器）等效為50 Ω內(nèi)阻，設(shè)備探測信號(hào)線上用電阻和電容表示高通濾波器。

    作為參照，分別對(duì)不帶噪聲源的401級(jí)環(huán)振和帶噪聲源的401級(jí)環(huán)振進(jìn)行仿真，得到圖7所示的結(jié)果。圖中從上到下3個(gè)波形分別為環(huán)振最后一級(jí)反相器的輸出電壓、示波器兩端電壓和芯片電源引腳VDD的輸出電流。

    顯然，隨著時(shí)鐘的跳變，感應(yīng)單元在電源線上產(chǎn)生了噪聲電流并通過電源網(wǎng)絡(luò)傳輸?shù)叫酒娫匆_，這充分說明了噪聲源對(duì)于產(chǎn)生噪聲電流的決定性作用。通過多組仿真，可知噪聲電流的幅度會(huì)隨著反相器驅(qū)動(dòng)能力的增強(qiáng)而增大，但是，驅(qū)動(dòng)能力的增強(qiáng)也伴隨著面積的增大，因此需要在這兩者之間權(quán)衡。實(shí)驗(yàn)中也發(fā)現(xiàn)，最簡單的反相器INVX1就已經(jīng)可以產(chǎn)生強(qiáng)度為200 μA的電流反饋信號(hào)，因此本文最終選擇INVX1用于實(shí)現(xiàn)感應(yīng)陣列。同時(shí)，值得注意的是，由于時(shí)鐘上升沿和下降沿均會(huì)產(chǎn)生噪聲電流，因此噪聲電流的頻率f_NS理論上應(yīng)該是環(huán)振頻率f_RO的兩倍。

    測試芯片代號(hào)為“ICED1511”。如圖8所示，規(guī)劃內(nèi)核面積約為3 mm×3 mm，方框所示的區(qū)域就是本文所要實(shí)現(xiàn)的感應(yīng)陣列的位置，右圖中從上到下3種感應(yīng)陣列分別為：(1)在常規(guī)電源網(wǎng)絡(luò)中的陣列；(2)在單螺旋電源網(wǎng)絡(luò)結(jié)構(gòu)中的陣列；(3)在多螺旋電源網(wǎng)絡(luò)結(jié)構(gòu)中的陣列。螺旋結(jié)構(gòu)電源網(wǎng)絡(luò)的引入是為了使不同位置的EMI呈現(xiàn)一定的分布特性。在后續(xù)的討論中，本文將著重關(guān)注單螺旋結(jié)構(gòu)電源網(wǎng)絡(luò)，該網(wǎng)絡(luò)中分布了9個(gè)感應(yīng)單元。

    根據(jù)GF 0.18 mm工藝庫的數(shù)據(jù)手冊(cè)，隨著電壓降低或溫度升高，門延時(shí)會(huì)增加從而降低環(huán)振輸出頻率，我們選擇了tt_1p8v_125c（標(biāo)準(zhǔn)工藝、1.8 V供電、125 ℃溫度）這種稍微悲觀的情況進(jìn)行門延時(shí)和環(huán)振周期計(jì)算。同時(shí)，為了保證能夠?qū)⒅C波陣列在頻譜上分開，人為對(duì)環(huán)振長度進(jìn)行設(shè)計(jì)，確保單元頻率之間有8%的遞增關(guān)系，如表1所示。

3 仿真結(jié)果

3.1 無干擾條件下的感應(yīng)單元

    已知環(huán)振的頻率會(huì)隨著干擾幅度的增大而降低，而且兩者之間的關(guān)系已經(jīng)在式(6)中被精確描述。因此，本文需要先驗(yàn)證是否能夠在頻譜中識(shí)別到感應(yīng)單元的信號(hào)。圖9展示了表1中第9個(gè)感應(yīng)單元在無干擾條件下的頻譜圖。一次諧波和二次諧波分別位于77 MHz和155 MHz處，其對(duì)應(yīng)的強(qiáng)度分別為-100 dB和-70 dB。開關(guān)噪聲的強(qiáng)度為-120 dB，為了避免開關(guān)噪聲影響信號(hào)觀測，后續(xù)的測量中首選環(huán)振的二次諧波分量。

3.2 無干擾條件下的感應(yīng)陣列

    圖10顯示了感應(yīng)陣列(9個(gè)單元)的仿真結(jié)果，頻率范圍在200 MHz以內(nèi)，這個(gè)區(qū)間內(nèi)具有1次和2次諧波陣列。頻譜信號(hào)的帶寬極小，彼此之間能夠良好區(qū)分，而且2次陣列諧波保持著較強(qiáng)的幅度，完全符合本文的設(shè)計(jì)要求。

3.3 有干擾條件下的感應(yīng)陣列

    除了獲取直流電壓下的陣列噪聲頻譜，更重要的是要能夠觀察到感應(yīng)陣列噪聲頻譜在干擾下的變化。圖11展示了一組對(duì)照實(shí)驗(yàn)，通過改變干擾頻率來獲得感應(yīng)陣列對(duì)EMI的頻率響應(yīng)。

    干擾的存在使陣列頻譜在整個(gè)頻段內(nèi)都存在噪聲，這無疑將影響甚至覆蓋一次陣列諧波，而且對(duì)二次陣列諧波也有所影響。當(dāng)干擾的頻率正好處于陣列二次諧波頻率范圍內(nèi)時(shí)（比如80 MHz到160 MHz之間），會(huì)加大噪聲對(duì)讀數(shù)的影響，降低讀數(shù)的準(zhǔn)確性，增加讀數(shù)的難度。如圖11 (a)所示，干擾產(chǎn)生的諧波是頻譜上強(qiáng)度最大的信號(hào)，它的三個(gè)諧波處于二次陣列諧波周圍，此時(shí)處于100 MHz和150 MHz附近的單元諧波受到嚴(yán)重干擾，甚至不能完全確定哪些譜線屬于這9個(gè)陣列單元的同次諧波陣列，因此所加的干擾頻率一般要大于需要觀測的諧波陣列頻率范圍，如圖11 (c)所示，噪聲不會(huì)對(duì)所要觀察的二次陣列諧波產(chǎn)生影響。

    表2記錄了單螺旋電源網(wǎng)+INVX1型感應(yīng)陣列在800 MHz干擾下的頻移和局部干擾幅度大小，以頻移量最小的INVX1-371為參照點(diǎn)，可以進(jìn)一步計(jì)算出各單元之間的相對(duì)干擾幅度變化百分比，單元與單元之間的歸一化頻移最大相差了12%（INVX1-467），而干擾幅度則有6%左右的差別。根據(jù)表2的數(shù)據(jù)，繪制感應(yīng)陣列各個(gè)位置上的歸一化頻移分布示意圖，如圖12所示。從圖中我們可以直觀地得到在800 MHz干擾下受擾較嚴(yán)重的熱點(diǎn)位置為最靠近電源輸入及干擾注入的INVX1-467。

    從以上對(duì)片上電源分配網(wǎng)絡(luò)和感應(yīng)陣列電路的仿真結(jié)果可以知道，當(dāng)干擾注入一個(gè)具有位置差異性的片上電源分配網(wǎng)絡(luò)時(shí)，芯片中各個(gè)位置對(duì)干擾的響應(yīng)不同，干擾雜波到達(dá)這些位置時(shí)的強(qiáng)度也具有差異性，這樣的差異是射頻干擾雜波與片內(nèi)寄生之間復(fù)雜的相互作用的結(jié)果，而本文提出的感應(yīng)陣列測量方法可以測量出這樣的差異，得到外源射頻干擾在片上電源分配網(wǎng)絡(luò)的二維分布。結(jié)合對(duì)感應(yīng)單元和感應(yīng)陣列的仿真，本文認(rèn)為：分布在芯片內(nèi)不同位置的感應(yīng)陣列產(chǎn)生的噪聲電流頻譜可以實(shí)時(shí)反映各單元的噪聲電流頻率，通過觀察陣列噪聲頻譜的移動(dòng)就可以計(jì)算得到各個(gè)位置上的受擾幅度，最終得到EMI在片上電源分配網(wǎng)絡(luò)上的分布圖表，本文所設(shè)計(jì)的片上感應(yīng)陣列理論上能測量出幅度高達(dá)1.1 V，頻率高達(dá)4 GHz的干擾，提出的片上干擾分布測量方法簡單而有效。

4 芯片測試

    ASIC芯片的測試平臺(tái)如圖13所示，內(nèi)核供電除了由穩(wěn)壓器產(chǎn)生外還可以來自外部可調(diào)電源，目的是用于測量感應(yīng)陣列對(duì)于直流電壓的響應(yīng)，而穩(wěn)壓器供電外加射頻干擾輸入用于測量感應(yīng)陣列的外源射頻干擾響應(yīng)。測試板上需要兩組測試芯片，每個(gè)測試芯片有自己獨(dú)立的EMI輸入和3個(gè)探測輸出點(diǎn)，芯片與供電穩(wěn)壓器之間包含對(duì)干擾雜波的濾波阻隔電路。通過RFI1端口注入IC1的外源雜波有可能會(huì)干擾到穩(wěn)壓器芯片從而改變?cè)械妮敵觯瑸榱蓑?yàn)證阻隔電路能有效防止穩(wěn)壓器受到干擾、所加的干擾雜波確實(shí)注入芯片內(nèi)，需要同時(shí)測量IC2作為參考，以排除穩(wěn)壓器受干擾帶來的影響。由于電源PAD只包含ESD保護(hù)電路，可以增加開關(guān)控制是否進(jìn)行IO供電，以觀察該保護(hù)電路對(duì)反饋信號(hào)的影響。

    圖14給出了芯片通電前后，網(wǎng)絡(luò)分析儀測量得到電源輸出OUT2的頻譜，掃頻范圍為0～400 MHz。當(dāng)正常供電時(shí)，電源線上出現(xiàn)了區(qū)別于基底噪聲的反饋信號(hào)頻譜，說明感應(yīng)陣列能夠工作，但由于芯片PAD將所有本該獨(dú)立的電源連到了一起，一旦給其中任何一個(gè)電源引腳供電就相當(dāng)于為芯片內(nèi)所有獨(dú)立模塊供電，它們產(chǎn)生的噪聲頻譜相互疊加難以區(qū)分，無法正常完成直流響應(yīng)測量和干擾分布測量。

    因此，為了驗(yàn)證在干擾下反饋信號(hào)頻譜會(huì)發(fā)生移動(dòng)，要選取頻譜中較突出穩(wěn)定的譜線進(jìn)行觀察。圖15分別是在信號(hào)發(fā)生器輸出為200 MHz 4 mV和200 MHz 10 mV時(shí)的反饋信號(hào)頻譜，從示波器上測量到的電源干擾幅度約為0.29 V和0.65 V，此時(shí)測量點(diǎn)M1的頻率從105.41 MHz下降為104.61 MHz，即感應(yīng)單元頻率隨著干擾幅度的增大而減小。

5 結(jié)論

    本文提出并設(shè)計(jì)的感應(yīng)陣列，能夠有效地測量EMI在片上電源分配網(wǎng)絡(luò)上的二維分布。相比于其他文獻(xiàn)中的方法，本文的感應(yīng)陣列不需要引入額外的引腳或者電源網(wǎng)結(jié)構(gòu)，也無需使用復(fù)雜的模擬電路。本方法是一種簡單的、非介入性的方法，適合用于片上EMI二維分布的實(shí)時(shí)測量。

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作者信息：

王奕斌，顏  麟，粟  濤，陳弟虎，王自鑫

（中山大學(xué) 電子與信息工程學(xué)院，廣東 廣州510275）