《電子技術(shù)應(yīng)用》
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Mentor Graphics 增強(qiáng)對(duì) TSMC 7納米工藝初期設(shè)計(jì)開發(fā)和10納米工藝量產(chǎn)的支援

2016-03-24
關(guān)鍵詞: Mentor DRM LVS ERC

  WILSONVILLE, Ore., 2016年3月24日— Mentor Graphics公司(納斯達(dá)克代碼:MENT)今天宣布,借由完成 TSMC 10 納米 FinFET V1.0 認(rèn)證,進(jìn)一步增強(qiáng)和優(yōu)化Calibre? 平臺(tái)和 Analog FastSPICE? (AFS)(AFS) 平臺(tái)。除此之外,Calibre 和 Analog FastSPICE 平臺(tái)已可應(yīng)用在基于TSMC 7 納米 FinFET 工藝最新設(shè)計(jì)規(guī)則手冊(cè) (DRM) 和 SPICE 模型的初期設(shè)計(jì)開發(fā)和 IP 設(shè)計(jì)。

  為協(xié)助共同客戶能準(zhǔn)備好使用先進(jìn)工藝做設(shè)計(jì),Mentor 為TSMC 10 納米工藝改進(jìn)物理驗(yàn)證工具,加速 Calibre nmDRC? sign-off 工具的運(yùn)行時(shí)間,使其優(yōu)于去年初針對(duì) 10 納米精確度進(jìn)行認(rèn)證時(shí)的工具運(yùn)行時(shí)間。Calibre nmLVS? 工具已可支持10納米工藝中新的組件參數(shù)抽取,以獲取更精準(zhǔn)的 SPICE 模型和自熱仿真。同時(shí),Mentor 還提升了 Calibre xACT?解決方案的寄生參數(shù)精確度,并積極改善布局寄生參數(shù)抽取流程以滿足 10 納米技術(shù)的要求。

  Calibre 平臺(tái)還可幫助設(shè)計(jì)工程師提高設(shè)計(jì)可靠度和可制造性。在為 10 納米工藝電阻和電流密度檢查做了技術(shù)的改進(jìn)后,現(xiàn)在 TSMC倚賴  Calibre PERC? 可靠性驗(yàn)證解決方案做可靠度確認(rèn)。在可制造性設(shè)計(jì) (DFM) 方面,Mentor 添加了色彩感知填充和更精密的對(duì)齊和間距規(guī)則在 Calibre YieldEnhancer 工具的SmartFill 功能中。此外,Mentor 還優(yōu)化了 Calibre DESIGNrev?協(xié)助芯片最后完工工具、Calibre RVE? 結(jié)果查看器和 Calibre RealTime 界面,為設(shè)計(jì)工程師在多重曝光、版圖布局與電路圖 (LVS) 比較以及電氣規(guī)則檢查 (ERC) 及可靠性驗(yàn)證方面提供更容易整合和除錯(cuò)功能。

  如今,Mentor 和 TSMC 攜手合作,將 Calibre 平臺(tái)的多樣化功能應(yīng)用至 7 納米FinFET 工藝中。Calibre nmDRC 和 Calibre nmLVS 工具已通過客戶早期設(shè)計(jì)的驗(yàn)證。TSMC 和 Mentor 正擴(kuò)大 SmartFill 和 Calibre 多重曝光功能的使用功能,為 7 納米的工藝需求提供技術(shù)支持。

  為獲得快速、準(zhǔn)確的電路仿真,TSMC 認(rèn)證AFS 平臺(tái),包含 AFS Mega 電路仿真器可用于TSMC 10 納米 V1.0 工藝。AFS 平臺(tái)還通過了最新版 7 納米DRM和 SPICE 可用于早期設(shè)計(jì)開發(fā)。

  為支持10 納米工藝先進(jìn)的設(shè)計(jì)規(guī)則,Mentor 增強(qiáng)了包括Olympus-SoC? 系統(tǒng)在內(nèi)的布局布線平臺(tái),并且優(yōu)化其結(jié)果能與sign-off 參數(shù)抽取和靜態(tài)時(shí)序分析工具有相關(guān)性。這項(xiàng)優(yōu)化也擴(kuò)展至7 納米工藝。

  “我們將繼續(xù)與 Mentor Graphics 合作,提供設(shè)計(jì)解決方案和服務(wù)于我們的共同客戶,幫助他們?cè)?7 納米工藝設(shè)計(jì)方面獲得成功,” TSMC 設(shè)計(jì)建構(gòu)營銷部資深處長 Suk Lee 說?!巴ㄟ^攜手合作,我們能支持10 納米設(shè)計(jì)實(shí)現(xiàn)量產(chǎn)。”

  “現(xiàn)今杰出的 SoC 設(shè)計(jì)工程師要能掌握最先進(jìn)的工藝,需要晶圓代工廠和 EDA 供貨商兩者之間的緊密合作,”Mentor Graphics Design to Silicon 事業(yè)部副總裁兼總經(jīng)理 Joe Sawicki 表示?!皩?duì)于 TSMC 在其未來的生態(tài)系統(tǒng)策略上能繼續(xù)利用已經(jīng)證明具有高質(zhì)量、高性能和全面性的Mentor 平臺(tái),我們感到非常榮幸。”


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