0 引言

    ΔΣ調(diào)制原理應(yīng)用到模數(shù)轉(zhuǎn)換器中是由Inose在上世紀(jì)六十年代第一次提出^[1]。ΔΣ調(diào)制器已經(jīng)經(jīng)過了近60年的發(fā)展歷程，這一過程中涌現(xiàn)出各種不同的電路及系統(tǒng)設(shè)計的方法?；谶^采樣及噪聲整形技術(shù)的ΔΣ調(diào)制器，由于其對模擬電路的性能要求較低，將其應(yīng)用到現(xiàn)代片上系統(tǒng)（SoC）的模數(shù)轉(zhuǎn)換接口中成為一個很好的選擇。在ΔΣ調(diào)制器設(shè)計中需要考慮許多實(shí)際設(shè)計的問題及各電路指標(biāo)的折中以優(yōu)化其功耗、速度、面積及精度等。近年來ΔΣ調(diào)制器成為國內(nèi)外研究的熱點(diǎn)，各種不同設(shè)計方法及新的結(jié)構(gòu)層出不窮，而其中集成電路工藝尺寸的降低成為其發(fā)展的主要推動力。

    隨著工藝的演進(jìn)及設(shè)計方法的完善，連續(xù)型ΔΣ調(diào)制器的性能指標(biāo)逐步提升。連續(xù)型ΔΣ調(diào)制器的積分器是由運(yùn)放、電阻、電容構(gòu)成的連續(xù)時間積分。相較于利用開關(guān)電容電路的離散型ΔΣ調(diào)制器，其采樣速率和能效能夠達(dá)到更高，可以應(yīng)用到無線通信等這些對模數(shù)轉(zhuǎn)換器帶寬具有較高需求的地方。同時其輸入處是電阻，因此降低了對外部信號驅(qū)動能力的要求。本文將從兩個部分對其原理發(fā)展趨勢進(jìn)行闡述。第一部分主要闡述連續(xù)型ΔΣ調(diào)制器的基本原理及結(jié)構(gòu)。第二部分主要分析了近年不同連續(xù)型ΔΣ調(diào)制器的設(shè)計。最后總結(jié)了連續(xù)型ΔΣ調(diào)制器設(shè)計的趨勢及挑戰(zhàn)。

1 連續(xù)型ΔΣ調(diào)制器原理及基本結(jié)構(gòu)

    連續(xù)型ΔΣ調(diào)制器的工作原理中主要包含了兩個信號處理的方法：過采樣和量化噪聲整形。通過以上兩個方法可以降低調(diào)制器帶內(nèi)的噪聲從而達(dá)到提高ΔΣ調(diào)制器精度的目的。過采樣技術(shù)是通過比奈奎施特頻率大過采樣率倍（OSR）的高速采樣頻率，從而實(shí)現(xiàn)了帶內(nèi)量化噪聲的降低。對于連續(xù)型時間ΔΣ調(diào)制器，其將采樣模塊移到了量化器處，由于量化器處對信號精度要求較低，從而通過量化器高速采樣可以實(shí)現(xiàn)更大的調(diào)制器帶寬。量化噪聲整形技術(shù)是通過積分器和反饋數(shù)模轉(zhuǎn)換器（DAC）構(gòu)成的反饋系統(tǒng)，實(shí)現(xiàn)對量化噪聲的整形過程，壓低調(diào)制器的帶內(nèi)噪聲。連續(xù)型ΔΣ調(diào)制器的噪聲整形函數(shù)是連續(xù)域的傳輸函數(shù)，是通過連續(xù)型積分器來實(shí)現(xiàn)。

    連續(xù)型ΔΣ調(diào)制器的基本結(jié)構(gòu)如圖1所示，其由連續(xù)積分器構(gòu)成的環(huán)路濾波函數(shù)H(s)、量化器、反饋DAC構(gòu)成。這些不同的模塊受到電路非理想特性或非線性的影響。積分器中由于運(yùn)放的有限增益和帶寬、有限擺幅等問題，在理想1/s傳輸函數(shù)中引入零極點(diǎn)。在反饋過程中，通過DAC進(jìn)行信號重建，這將對整個調(diào)制器的行為有很大影響。不同的DAC反饋信號波形，對應(yīng)有不同的傳輸函數(shù)^[2]。同時反饋DAC中非理想因素如非線性、時鐘抖動等也會對ΔΣ調(diào)制器的性能產(chǎn)生很大影響^[3]，量化器則受到非線性、比較器亞穩(wěn)態(tài)等非理想特性的影響。以上因素都需要在行為模型的建立和仿真中進(jìn)行考慮，以根據(jù)指標(biāo)要求，選擇合適的ΔΣ調(diào)制器結(jié)構(gòu)。

2 連續(xù)型ΔΣ調(diào)制器分類

2.1 傳統(tǒng)結(jié)構(gòu)的連續(xù)型ΔΣ調(diào)制器

    傳統(tǒng)結(jié)構(gòu)的連續(xù)型ΔΣ調(diào)制器在系統(tǒng)上基本由RC積分器、反饋DAC及量化器構(gòu)成。通過優(yōu)化不同模塊以得到更好的性能。

    量化器在高采樣率下，其功耗增長占整個芯片功耗的較大部分，為了降低其功耗，通過使用SAR ADC作為調(diào)制器中的量化器可以有效降低量化器的功耗。同時SAR ADC可以實(shí)現(xiàn)更高的精度，從而提高整個調(diào)制器的精度^[4-5]。圖2給出了SAR ADC作為量化器的ΔΣ調(diào)制器結(jié)構(gòu)。從圖中可以看到，通過較高精度的異步SAR ADC提高量化器位數(shù)。相比于運(yùn)用Flash ADC作為傳統(tǒng)量化器的ΔΣ調(diào)制器，其只用了單個比較器，可以大量地節(jié)省量化器的功耗和面積。針對量化器功耗的優(yōu)化，還有很多其他文章提出了其各自的新型結(jié)構(gòu)^[6]。

    反饋DAC引入的非理想因素將會直接進(jìn)入信號通路，從而對ΔΣ調(diào)制器性能產(chǎn)生直接的影響。為了降低DAC的非理想特性，通過使用開關(guān)電容反饋可以有效降低時鐘抖動的影響^[7-8]。圖3為開關(guān)電容結(jié)構(gòu)可以作為反饋DAC的一個單元。由于開關(guān)電容放電的電流是以指數(shù)形式遞減，當(dāng)存在時鐘抖動時，其反饋到回信號通路的誤差較小，因此降低了時鐘抖動的影響。同時由于電容型DAC的匹配性比電流舵型DAC好，其線性度也有提高。

    積分器中含有運(yùn)放，這是整個ΔΣ調(diào)制器中功耗最大的部分。在濾波器環(huán)路中，可以通過使用無源RC濾波器^[9]，或者使用單個運(yùn)放實(shí)現(xiàn)雙階的濾波器^[10]來減少運(yùn)放數(shù)量，以達(dá)到降低功耗的目的。相應(yīng)電路如圖4所示，圖4(a)中給出了一個單放大器的雙二階網(wǎng)絡(luò)。從電路的拓?fù)浣Y(jié)構(gòu)中可以看到，通過單個運(yùn)放可以實(shí)現(xiàn)兩個極點(diǎn)，從而達(dá)到實(shí)現(xiàn)兩階的效果，這樣可以省去一個運(yùn)放。而圖4(b)中更是將運(yùn)放全部去掉，只剩下RC網(wǎng)絡(luò)，通過無源網(wǎng)絡(luò)實(shí)現(xiàn)濾波，這樣可以達(dá)到極低的功耗。

2.2 帶數(shù)字校正的連續(xù)型ΔΣ調(diào)制器

    雖然模擬電路的優(yōu)化設(shè)計可以帶來更低功耗的ΔΣ調(diào)制器，但模擬電路會受到更多非理想因素的影響。為了降低這些影響，數(shù)字校正技術(shù)得到了更多的關(guān)注與應(yīng)用。

    在連續(xù)型ΔΣ調(diào)制器中，除了傳統(tǒng)結(jié)構(gòu)中的模塊，還加入數(shù)字校正模塊，從而可以降低對模擬模塊的要求。圖5所示為通過在反饋環(huán)路中應(yīng)用可替代的輔助型DAC，提高了反饋DAC的線性度。DAC中每個單位電流源的失配都通過基于二進(jìn)制測試信號的互相關(guān)性進(jìn)行數(shù)字域的估計，然后將估計結(jié)果存儲到查找表中，用于校正輸出數(shù)字信號^[11]。由于其數(shù)字校正過程是在模擬環(huán)路之中，因此數(shù)字域不需要額外精確的誤差傳輸函數(shù)，這種校正方式可以減小功耗，不需要模擬電路與數(shù)字電路進(jìn)行匹配，降低電路速度要求，且提升電路穩(wěn)定性。通過這一數(shù)字校正系統(tǒng)，連續(xù)型ΔΣ調(diào)制器的諧波性能得以提升。相比于傳統(tǒng)的動態(tài)元件匹配的線性化技術(shù)，其可以工作在較低的過采樣率下，同時不引入額外的環(huán)路延時。

2.3 基于壓控振蕩器的連續(xù)型ΔΣ調(diào)制器

    隨著深亞微米工藝技術(shù)的發(fā)展，時域ADC的精度得以提高，其中VCO可以將電壓轉(zhuǎn)換為時域信號，通過簡單的數(shù)字電路即可將轉(zhuǎn)換的時域信號轉(zhuǎn)換為數(shù)字信號，同時在轉(zhuǎn)換過程中VCO本身具有一階積分的特性。由于VCO中具有較多的數(shù)字電路，因此基于VCO的連續(xù)型ΔΣ調(diào)制器更適應(yīng)于先進(jìn)CMOS制造技術(shù)的發(fā)展。

    圖6所示是利用VCO作為一階積分器，以替換由RC運(yùn)放構(gòu)成的有源積分器^[12]。其中VCO1的時域輸出信號通過控制電荷泵開關(guān)來實(shí)現(xiàn)其前饋支路系數(shù)和到下一級的系數(shù)。前饋電阻R₃用于降低VCO和CCO的信號輸入幅度，以提高其線性度。最后通過RC運(yùn)放構(gòu)成的積分器，提供一個虛擬地以利于該點(diǎn)電流的求和。利用VCO和CCO的一階積分特性，可以實(shí)現(xiàn)近乎理想的一階積分函數(shù)，從而避免了因運(yùn)放非理想特性引入的零極點(diǎn)偏差。同時在先進(jìn)工藝下，基于VCO的連續(xù)型ΔΣ調(diào)制器能夠?qū)崿F(xiàn)更大的帶寬。

3 連續(xù)型ΔΣ調(diào)制器發(fā)展的趨勢及挑戰(zhàn)

    從以上所作的綜述中可以看出，連續(xù)型ΔΣ調(diào)制器的研究主要集中在各個模塊的性能改善以及隨著CMOS制造工藝的進(jìn)步，設(shè)計中越來越多地使用數(shù)字模塊，以降低對模擬模塊性能指標(biāo)的要求。這些新的電路技術(shù)的提出與改進(jìn)，其主要目的都集中在提高連續(xù)型ΔΣ調(diào)制器的帶寬及能效。這也是連續(xù)型ΔΣ調(diào)制器以后發(fā)展的趨勢。而隨著更多數(shù)字模塊的運(yùn)用，產(chǎn)生了相應(yīng)的新的問題。一方面數(shù)字模塊的增多，使得數(shù)字信號對模擬模塊的影響加大，模擬模塊性能得不到相應(yīng)的提高。另一方面數(shù)字模塊與模擬模塊接口變得復(fù)雜，使得設(shè)計復(fù)雜度增加。對于基于VCO的連續(xù)型ΔΣ調(diào)制器，VCO的線性度不佳，這將出現(xiàn)新的問題需要解決。

4 結(jié)論

    本文總結(jié)了近年來在連續(xù)型ΔΣ調(diào)制器設(shè)計上的發(fā)展情況，這些新技術(shù)的提出解決了連續(xù)型ΔΣ調(diào)制器所遇到的DAC非線性、量化器功耗較大、運(yùn)放非理想特性引入的多個零極點(diǎn)問題。讓連續(xù)型ΔΣ調(diào)制器的帶寬提高，同時降低了整個電路的功耗，這將有利于拓展連續(xù)型ΔΣ調(diào)制器應(yīng)用范圍。

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