（一）電子系統(tǒng)設(shè)計所面臨的挑戰(zhàn) 隨著系統(tǒng)設(shè)計復(fù)雜性和集成度的大規(guī)模提高電子系統(tǒng)設(shè)計師們正在從事100MHZ以上的電路設(shè)計總線的工作頻率也已經(jīng)達(dá)到或者超過50MHZ有的甚至超過100MHZ目前約50% 的設(shè)計的時鐘頻率超過50MHz將近20% 的設(shè)計主頻超過120MHz 當(dāng)系統(tǒng)工作在50MHz時將產(chǎn)生傳輸線效應(yīng)和信號的完整性問題而當(dāng)系統(tǒng)時鐘達(dá)到120MHz時除非使用高速電路設(shè)計知識否則基于傳統(tǒng)方法設(shè)計的PCB將無法工作因此高速電路設(shè)計技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計師必須采取的設(shè)計手段只有通過使用高速電路設(shè)計師的設(shè)計技術(shù)才能實(shí)現(xiàn)設(shè)計過程的可控性 

（二）什么是高速電路 通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過45MHZ~50MHZ而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量比如說就稱為高速電路 實(shí)際上信號邊沿的諧波頻率比信號本身的頻率高是信號快速變化的上升沿與下降沿或稱信號的跳變引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果因此通常約定如果線傳播延時大于1/2數(shù)字信號驅(qū)動端的上升時間則認(rèn)為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng) 信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間如上升或下降時間信號從驅(qū)動端到接收端經(jīng)過一段固定的時間如果傳輸時間小于1/2的上升或下降時間那么來自接收端的反射信號將在信號改變狀態(tài)之前到達(dá)驅(qū)動端反之反射信號將在信號改變狀態(tài)之后到達(dá)驅(qū)動端如果反射信號很強(qiáng)疊加的波形就有可能會改變邏輯狀態(tài) 

（三）高速信號的確定 上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件但是如何得知線延時是否大于1/2驅(qū)動端的信號上升時間 一般地信號上升時間的典型值可通過器件手冊給出而信號的傳播時間在PCB設(shè)計中由實(shí)際布線長度決定下圖為信號上升時間和允許的布線長度(延時)的對應(yīng)關(guān)系 PCB 板上每單位英寸的延時為 0.167ns.但是如果過孔多器件管腳多網(wǎng)線上設(shè)置的約束多延時將增大通常高速邏輯器件的信號上升時間大約為0.2ns如果板上有GaAs芯片則最大布線長度為7.62mm 設(shè)Tr 為信號上升時間 Tpd 為信號線傳播延時如果Tr≥4Tpd信號落在安全區(qū)域如果2Tpd≥Tr≥4Tpd信號落在不確定區(qū)域如果Tr≤2Tpd信號落在問題區(qū)域?qū)τ诼湓诓淮_定區(qū)域及問題區(qū)域的信號應(yīng)該使用高速布線方法。

（四）四什么是傳輸線 PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容電阻和電感結(jié)構(gòu)串聯(lián)電阻的典型值0.25-0.55 ohms/foot因?yàn)榻^緣層的緣故并聯(lián)電阻阻值通常很高將寄生電阻電容和電感加到實(shí)際的PCB連線中之后連線上的最終阻抗稱為特征阻抗Zo線徑越寬距電源/地越近或隔離層的介電常數(shù)越高特征阻抗就越小如果傳輸線和接收端的阻抗不匹配那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同這就引起信號在接收端產(chǎn)生反這個反射信號將傳回信號發(fā)射端并再次反射回來隨著能量的減弱反射信號的幅度將減小直到信號的電壓和電流達(dá)到穩(wěn)定這種效應(yīng)被稱為振蕩信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。

（五）傳輸線效應(yīng) 基于上述定義的傳輸線模型歸納起來傳輸線會對整個電路設(shè)計帶來以下效應(yīng) · 反射信號Reflected signals · 延時和時序錯誤Delay & Timing errors · 多次跨越邏輯電平門限錯誤False Switching · 過沖與下沖Overshoot/Undershoot · 串?dāng)_Induced Noise (or crosstalk) · 電磁輻射EMI radiation 

5.1 反射信號 如果一根走線沒有被正確終結(jié)(終端匹配)那么來自于驅(qū)動端的信號脈沖在接收端被反射從而引發(fā)不預(yù)期效應(yīng)使信號輪廓失真當(dāng)失真變形非常顯著時可導(dǎo)致多種錯誤引起設(shè)計失敗同時失真變形的信號對噪聲的敏感性增加了也會引起設(shè)計失敗如果上述情況沒有被足夠考慮EMI將顯著增加這就不單單影響自身設(shè)計結(jié)果還會造成整個系統(tǒng)的失敗 反射信號產(chǎn)生的主要原因過長的走線未被匹配終結(jié)的傳輸線過量電容或電感以及阻抗失配。

5.2 延時和時序錯誤 信號延時和時序錯誤表現(xiàn)為信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂 通常在有多個接收端時會出現(xiàn)問題電路設(shè)計師必須確定最壞情況下的時間延時以確保設(shè)計的正確性信號延時產(chǎn)生的原因驅(qū)動過載走線過長。

5.3 多次跨越邏輯電平門限錯誤 信號在跳變的過程中可能多次跨越邏輯電平門限從而導(dǎo)致這一類型的錯誤多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式即信號的振蕩發(fā)生在邏輯電平門限附近多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂反射信號產(chǎn)生的原因過長的走線未被終結(jié)的傳輸線過量電容或電感以及阻抗失配。 

5.4 過沖與下沖 過沖與下沖來源于走線過長或者信號變化太快兩方面的原因雖然大多數(shù)元件接收端有輸入保護(hù)二極管保護(hù)但有時這些過沖電平會遠(yuǎn)遠(yuǎn)超過元件電源電壓范圍損壞元器件。 

5.5 串?dāng)_ 串?dāng)_表現(xiàn)為在一根信號線上有信號通過時在PCB板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號我們稱之為串?dāng)_ 信號線距離地線越近線間距越大產(chǎn)生的串?dāng)_信號越小異步信號和時鐘信號更容易產(chǎn)生串?dāng)_因此解串?dāng)_的方法是移開發(fā)生串?dāng)_的信號或屏蔽被嚴(yán)重干擾的信號。

5.6 電磁輻射 EMI(Electro-Magnetic Interference)即電磁干擾產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面EMI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時會對周圍環(huán)境輻射電磁波從而干擾周圍環(huán)境中電子設(shè)備的正常工作它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理目前已有進(jìn)行 EMI仿真的軟件工具但EMI仿真器都很昂貴仿真參數(shù)和邊界條件設(shè)置又很困難這將直接影響仿真結(jié)果的準(zhǔn)確性和實(shí)用性最通常的做法是將控制EMI的各項設(shè)計規(guī)則應(yīng)用在設(shè)計的每一環(huán)節(jié)實(shí)現(xiàn)在設(shè)計各環(huán)節(jié)上的規(guī)則驅(qū)動和控制。 

六避免傳輸線效應(yīng)的方法 針對上述傳輸線問題所引入的影響我們從以下幾方面談?wù)効刂七@些影響的方法。 

6.1 嚴(yán)格控制關(guān)鍵網(wǎng)線的走線長度 如果設(shè)計中有高速跳變的邊沿就必須考慮到在PCB板上存在傳輸線效應(yīng)的問題現(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題解決這個問題有一些基本原則如果采用CMOS或TTL電路進(jìn)行設(shè)計工作頻率小于10MHz布線長度應(yīng)不大于7英寸工作頻率在50MHz布線長度應(yīng)不大于1.5英寸如果工作頻率達(dá)到或超過75MHz布線長度應(yīng)在1英寸對于GaAs芯片最大的布線長度應(yīng)為0.3英寸如果超過這個標(biāo)準(zhǔn)就存在傳輸線的問題。

6.2 合理規(guī)劃走線的拓?fù)浣Y(jié)構(gòu) 解決傳輸線效應(yīng)的另一個方法是選擇正確的布線路徑和終端拓?fù)浣Y(jié)構(gòu)走線的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)當(dāng)使用高速邏輯器件時除非走線分支長度保持很短否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲通常情形下PCB走線采用兩種基本拓?fù)浣Y(jié)構(gòu)即菊花鏈(Daisy Chain)布線和星形(Star)分布 

       對于菊花鏈布線布線從驅(qū)動端開始依次到達(dá)各接收端如果使用串聯(lián)電阻來改變信號特性串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動端在控制走線的高次諧波干擾方面菊花鏈走線效果最好但這種走線方式布通率最低不容易100%布通實(shí)際設(shè)計中我們是使菊花鏈布線中分支長度盡可能短安全的長度值應(yīng)該是Stub Delay <= Trt *0.1. 

例如高速TTL電路中的分支端長度應(yīng)小于1.5英寸這種拓?fù)浣Y(jié)構(gòu)占用的布線空間較小并可用單一電阻匹配終結(jié)但是這種走線結(jié)構(gòu)使得在不同的信號接收端信號的接收是不同的。           

       星形拓?fù)浣Y(jié)構(gòu)可以有效的避免時鐘信號的不同步問題但在密度很高的PCB板上手工完成布線十分困難采用自動布線器是完成星型布線的最好的方法每條分支上都需要終端電阻終端電阻的阻值應(yīng)和連線的特征阻抗相匹配這可通過手工計算也可通過CAD工具計算出特征阻抗值和終端匹配電阻值。 

在上面的兩個例子中使用了簡單的終端電阻實(shí)際中可選擇使用更復(fù)雜的匹配終端第一種選擇是RC匹配終端RC匹配終端可以減少功率消耗但只能使用于信號工作比較穩(wěn)定的情況這種方式最適合于對時鐘線信號進(jìn)行匹配處理其缺點(diǎn)是RC匹配終端中的電容可能影響信號的形狀和傳播速度 串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗但會減慢信號的傳輸這種方式用于時間延遲影響不大的總線驅(qū)動電路串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度。

       最后一種方式為分離匹配終端這種方式匹配元件需要放置在接收端附近其優(yōu)點(diǎn)是不水平安裝方式因安裝較低有更低的電感但過熱的電阻會出現(xiàn)漂移在最壞的情況下電阻成為開路造成PCB走線終結(jié)匹配失效成為潛在的失敗因素會拉低信號并且可以很好的避免噪聲典型的用于TTL輸入信號(ACT, HCT, FAST)。 

       此外對于終端匹配電阻的封裝型式和安裝型式也必須考慮通常SMD表面貼裝電阻比通孔元件具有較低的電感所以SMD封裝元件成為首選如果選擇普通直插電阻也有兩種安裝方式可選垂直方式和水平方式 垂直安裝方式中電阻的一條安裝管腳很短可以減少電阻和電路板間的熱阻使電阻的熱量更加容易散發(fā)到空氣中但較長的垂直安裝會增加電阻的電感。

6.3 抑止電磁干擾的方法 很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)其中非常重要的是保證PCB板有很好的接地對復(fù)雜的設(shè)計采用一個信號層配一個地線層是十分有效的方法此外使電路板的最外層信號的密度最小也是減少電磁輻射的好方法這種方法可采用"表面積層"技術(shù)"Build-up"設(shè)計制做PCB來實(shí)現(xiàn)表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實(shí)現(xiàn) 電阻和電容可埋在表層下單位面積上的走線密度會增加近一倍因而可降低 PCB的體積PCB 面積的縮小對走線的拓?fù)浣Y(jié)構(gòu)有巨大的影響這意味著縮小的電流回路縮小的分支走線長度而電磁輻射近似正比于電流回路的面積同時小體積特征意味著高密度引腳封裝器件可以被使用這又使得連線長度下降從而電流回路減小提高電磁兼容特性。 

6.4 其它可采用技術(shù) 為減小集成電路芯片電源上的電壓瞬時過沖應(yīng)該為集成電路芯片添加去耦電容這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射 當(dāng)去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時其平滑毛刺的效果最好這就是為什么有一些器件插座上帶有去耦電容而有的器件要求去耦電容距器件的距離要足夠的小 任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時過沖 如果沒有電源層那么長的電源連線會在信號和回路間形成環(huán)路成為輻射源和易感應(yīng)電路 走線構(gòu)成一個不穿過同一網(wǎng)線或其它走線的環(huán)路的情況稱為開環(huán)如果環(huán)路穿過同一網(wǎng)線其它走線則構(gòu)成閉環(huán)兩種情況都會形成天線效應(yīng)(線天線和環(huán)形天線)天線對外產(chǎn)生EMI輻射同時自身也是敏感電路閉環(huán)是一個必須考慮的問題因?yàn)樗a(chǎn)生的輻射與閉環(huán)面積近似成正比。

結(jié)束語 高速電路設(shè)計是一個非常復(fù)雜的設(shè)計過程ZUKEN公司的高速電路布線算法(Route Editor)和EMC/EMI分析軟件(INCASES,Hot-Stage)應(yīng)用于分析和發(fā)現(xiàn)問題本文所闡述的方法就是專門針對解決這些高速電路設(shè)計問題的此外在進(jìn)行高速電路設(shè)計時有多個因素需要加以考慮這些因素有時互相對立如高速器件布局時位置靠近雖可以減少延時但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)因此在設(shè)計中需權(quán)衡各因素做出全面的折衷考慮既滿足設(shè)計要求又降低設(shè)計復(fù)雜度高速PCB設(shè)計手段的采用構(gòu)成了設(shè)計過程的可控性只有可控的才是可靠的也才能是成功的。