系統(tǒng)硬件主要包括FPGA模塊、DI模塊和DO模塊。
FPGA模塊系統(tǒng)結(jié)構(gòu)框圖如下圖所示。模擬裝置的保護(hù)邏輯由FPGA產(chǎn)生，注入信號(hào)經(jīng)歐式連接器的b、c、d排引入，經(jīng)電平轉(zhuǎn)換電路進(jìn)入FPGA；保護(hù)信號(hào)從FPGA經(jīng)電平轉(zhuǎn)換電路，由歐式連接器的z、a排送到底板。

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FPGA模塊邏輯框圖

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配置接口包括FPGA的AS配置接口、FPGA的JTAG配置接口、MCU的DEBUG配置接口。另外，通過側(cè)撥開關(guān)配置模擬裝置的故障模擬信息。通信接口為MCU和上位機(jī)的RS232C電平接口。
DI模塊和DO模塊的系統(tǒng)結(jié)構(gòu)如下圖所示，DI模塊用于采集電壓型開關(guān)量信號(hào), 將采集到的前端注入信號(hào)轉(zhuǎn)換成FPGA模塊可以識(shí)別的信號(hào)，。所有輸入信號(hào)通道之間均隔離，信號(hào)由J2連接器輸入后經(jīng)過RC濾波處理后經(jīng)過光耦隔離，后由上拉電阻送至ACT540反向，經(jīng)由96針歐式連接器接入數(shù)據(jù)總線，作為注入信號(hào)由FPGA模塊采集。同時(shí)為了方便調(diào)試，每路注入信號(hào)在進(jìn)行信號(hào)調(diào)理轉(zhuǎn)換的同時(shí)控制一個(gè)LED燈，當(dāng)注入為高電平時(shí)候指示燈點(diǎn)亮。
DO模塊用于將FPGA模塊輸出的保護(hù)動(dòng)作信號(hào)進(jìn)行調(diào)理后輸出，F(xiàn)PGA模塊輸出的DO信號(hào)經(jīng)過底板后由J1連接器送入DO模塊，經(jīng)過反相緩沖器后到達(dá)林頓光耦隔離驅(qū)動(dòng)繼電器使對(duì)應(yīng)接點(diǎn)閉合/斷開，同時(shí)點(diǎn)亮對(duì)應(yīng)通道的指示燈點(diǎn)亮/熄滅。本模塊對(duì)外只提供DO節(jié)點(diǎn),查詢電源由外部提供。

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??????? DO模塊邏輯框圖

4?邏輯設(shè)計(jì)" title="邏輯設(shè)計(jì)">邏輯設(shè)計(jì)
4.1?邏輯總體設(shè)計(jì)
FPGA的軟件開發(fā)環(huán)境為Quartus II5.0 Version5.0 Build Web Edition。在程序設(shè)計(jì)過程中遵循以下幾個(gè)原則
.?可讀性和可維護(hù)性；
.?除個(gè)別實(shí)現(xiàn)困難的功能塊采用vhdl語言外，所有邏輯都用bdf文件實(shí)現(xiàn)；
.?對(duì)應(yīng)電氣圖中每頁定義1個(gè)bdf文件，且以圖紙名和圖頁結(jié)合命名；
.?層次化結(jié)構(gòu)，頂層文件引用底層文件的功能塊。
反應(yīng)堆邏輯保護(hù)系統(tǒng)仿真裝置的邏輯設(shè)計(jì)是在FPGA中實(shí)現(xiàn)的，下圖以被保護(hù)的某個(gè)參數(shù)為例進(jìn)行了說明,FPGA的邏輯設(shè)計(jì)中設(shè)計(jì)了2個(gè)完全相同的邏輯，我們稱之為半邏輯，對(duì)一個(gè)物理點(diǎn)的采集前端的監(jiān)視設(shè)備會(huì)對(duì)其冗余采集，將采集值判斷值分別送到這兩個(gè)半邏輯中進(jìn)行處理。對(duì)于反應(yīng)堆的功率這個(gè)信號(hào)由三個(gè)通道分別對(duì)這一點(diǎn)進(jìn)行采集判斷，并將判斷地結(jié)果作為邏輯保護(hù)系統(tǒng)的輸入信號(hào)。送來的3個(gè)反應(yīng)堆功率信號(hào)進(jìn)行三取二處理(其他的信號(hào)也有進(jìn)行4取2處理的)，并將結(jié)果送到22與邏輯中與其他信號(hào)的結(jié)果一起運(yùn)算，這就是邏輯部分，在下圖中用黃色框表示。之后半邏輯經(jīng)過22與邏輯判斷得出的結(jié)果與另外的半邏輯的結(jié)果進(jìn)行與操作，從而決定對(duì)下游的執(zhí)行機(jī)構(gòu)是否輸出安全保護(hù)動(dòng)作信號(hào)，這部分就是輸出部分，在下圖中用棕色框表示。在每個(gè)超功率信號(hào)除了進(jìn)行3取2得運(yùn)算外還各自在與另外半邏輯中的對(duì)應(yīng)信號(hào)進(jìn)行比較是否一致，并把比較結(jié)果送出提示操作員，在下圖中用綠色框表示。

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4.2?詳細(xì)邏輯設(shè)計(jì)
對(duì)在設(shè)計(jì)中應(yīng)用到的一些典型邏輯下面給出了詳細(xì)的設(shè)計(jì)。
1)?4取3邏輯
4取3邏輯在該程序中大量應(yīng)用，具體實(shí)現(xiàn)時(shí)候采用VHDL語言進(jìn)行編寫。其邏輯流程圖和FPGA內(nèi)的封裝圖如下圖所示：

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3取2邏輯的設(shè)計(jì)和4取3為同一原理。
2)?二選一邏輯

二選一邏輯采用BDF來實(shí)現(xiàn)，其實(shí)現(xiàn)方法如下圖

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3)?RS觸發(fā)器
保護(hù)邏輯中應(yīng)用到兩種RS觸發(fā)器一種是電平出發(fā)一種是上升沿" title="上升沿">上升沿觸發(fā)，電平觸發(fā)實(shí)現(xiàn)比較簡(jiǎn)單不在這里做詳細(xì)說明，由于在Quartus II中一個(gè)塊不允許存在兩個(gè)時(shí)鐘，而且在VHDL中如果判斷了一個(gè)信號(hào)的上升沿，編譯器就認(rèn)為是這個(gè)信號(hào)是一個(gè)時(shí)鐘，所以用VHDL語言來判斷R端和S端的上升沿來實(shí)現(xiàn)該觸發(fā)器不好實(shí)現(xiàn)，所以在本程序中通過下列這種方法來回避這個(gè)問題。

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在前面先將R端和S端的信號(hào)采到2個(gè)時(shí)刻的狀態(tài)作為內(nèi)部觸發(fā)器的輸入信號(hào)，內(nèi)部觸發(fā)器判斷控制輸出。

5?錄波功能的實(shí)現(xiàn)
使用Quartus軟件提供的SignalTap嵌入式邏輯分析儀功能，實(shí)現(xiàn)對(duì)注入信號(hào)和輸出信號(hào)的錄波功能。SignalTap可以配置采集時(shí)鐘、分配數(shù)據(jù)信號(hào)、設(shè)置出發(fā)類型和級(jí)別、設(shè)置采樣深度，可以更好的給出分析功能。，