本設(shè)計(jì)最重要也最難以實(shí)現(xiàn)的部分是在智能控制演算法實(shí)現(xiàn)部分,因?yàn)樗岢隹刂品▌t使用到的計(jì)算量較多,同時(shí)需要使用到正負(fù)數(shù)以及浮點(diǎn)等復(fù)雜運(yùn)算，而Verilog HDL是利用二進(jìn)制的觀念，故當(dāng)采用Verilog HDL來撰寫的話，雖然可以分別利用補(bǔ)碼及固點(diǎn)的方式來實(shí)現(xiàn)，但對于不熟悉Verilog HDL語法的人來說，將會(huì)需要花費(fèi)較多的時(shí)間來撰寫，同時(shí)程序在維護(hù)上也顯得困難重重。然而，當(dāng)采用Altera公司的Nios嵌入式核心處理器" title="核心處理器">核心處理器來設(shè)計(jì)時(shí)，除了可采用較為熟悉的C語言撰寫外，也不需要考慮到數(shù)值的正負(fù)數(shù)以及浮點(diǎn)問題，可以直接以十進(jìn)制的觀念來撰寫，且如果將控制法則利用Nios嵌入式核心處理器來撰寫的話，會(huì)因?yàn)镹ios core的編譯時(shí)間" title="編譯時(shí)間">編譯時(shí)間較硬件快很多，所以在參數(shù)調(diào)整時(shí)，而可以節(jié)省許多時(shí)間。另外，因Nios嵌入式核心處理器也提供了浮點(diǎn)的定制化" title="定制化">定制化指令，所以當(dāng)設(shè)計(jì)者加入定制化指令后，將可以大大地降低硬件在處理浮點(diǎn)運(yùn)算" title="浮點(diǎn)運(yùn)算">浮點(diǎn)運(yùn)算所需的時(shí)間，進(jìn)而提升系統(tǒng)的效能。

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基于FPGA的智能型控制應(yīng)用于感應(yīng)電機(jī)" title="感應(yīng)電機(jī)">感應(yīng)電機(jī)設(shè)計(jì).pdf