當(dāng)t(x)為8bit時(shí)，可將數(shù)據(jù)表示為多項(xiàng)式：t₇x⁷+t₆x⁶+t₅x⁵+t₄x⁴+t₃x³+t₂x²+t₁x¹+t₀，多項(xiàng)式的系數(shù)即為待編碼的二進(jìn)制數(shù)據(jù)。串行結(jié)構(gòu)內(nèi)寄存器的初始值為‘0’，電路開始工作后，二進(jìn)制數(shù)據(jù)序列(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀,0,0,……，0）按照從左至右的次序輸入除法電路(其中’0’的個(gè)數(shù)為32)，當(dāng)數(shù)據(jù)序列輸入完畢時(shí)，除法電路中寄存器的值即為生成的CRC-32校驗(yàn)碼[1]。該電路具有以下特點(diǎn)：
　　(1)由于寄存器的初始值為零，因此，在二進(jìn)制數(shù)據(jù)序列(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀)輸入除法電路過程中，D31的反饋值始終為0，從而保證了二進(jìn)制序列在數(shù)據(jù)移位過程中不受反饋值‘異或’運(yùn)算的影響。當(dāng)(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀）輸入完畢時(shí)，寄存器(D0,D1,D2,D3,D4,D5,D6,D7)的值對應(yīng)為：(t₀,t₁,t₂,t₃,t₄,t₅,t₆,t₇），其他寄存器的值為‘0’。
　　(2)在(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀)輸入完畢后，隨后輸入32個(gè)‘0’，由于‘0’在‘異或’運(yùn)算中不起作用，因此，輸入‘0’的過程可認(rèn)為是除法電路在沒有輸入數(shù)據(jù)的情況下進(jìn)行自反饋" title="自反饋">自反饋式的移位運(yùn)算。
　　因?yàn)樵谇д滓蕴W(wǎng)中，數(shù)據(jù)傳輸速率達(dá)到了Gbps級，如果采用每個(gè)時(shí)鐘周期計(jì)算1bit數(shù)據(jù)的串行結(jié)構(gòu)，很難實(shí)現(xiàn)CRC校驗(yàn)碼的生成。因此，有必要研究并行的CRC校驗(yàn)碼編碼方法。
2 8bit并行CRC-32校驗(yàn)碼生成方法的原理
　　自反饋的移位運(yùn)算可以采用狀態(tài)轉(zhuǎn)移矩陣" title="狀態(tài)轉(zhuǎn)移矩陣">狀態(tài)轉(zhuǎn)移矩陣表示，i+1次移位后寄存器的狀態(tài)Q_i+1與i次移位后寄存器的狀態(tài)Q_i之間的關(guān)系可通過狀態(tài)矩陣A表示為：Q_i+1=AQ_i，進(jìn)一步又可得到第i次的狀態(tài)Q_i可通過初始狀態(tài)Q0表示為：
　　Q_i=AⁱQ₀　　　　　　　　(1)
　　CRC-32的狀態(tài)轉(zhuǎn)移矩陣A如圖2所示。

　　結(jié)合串行結(jié)構(gòu)的特點(diǎn)(2）及公式（1），可得出:當(dāng)二進(jìn)制序列(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀,0,0,……,0)輸入完畢時(shí)，寄存器的狀態(tài)Q即為生成的CRC-32校驗(yàn)碼，可表示為：
　　Q=A³²Q₀　　　　　　　　(2)
　　由于自反饋移位運(yùn)算從(t₇,t₆,t₅,t₄,t₃,t₂,t₁,t₀)輸入完畢開始，因此，根據(jù)串行結(jié)構(gòu)的特點(diǎn)(1)可知，初始狀態(tài)Q0為(t₀,t₁,t₂,t₃,t₄,t₅,t₆,t₇,0，0,……,0)^T，其中‘0’的數(shù)量為24。不難發(fā)現(xiàn)，由于Q0的后24項(xiàng)均為‘0’，在矩陣的×、+運(yùn)算中不影響運(yùn)算結(jié)果，因此，Q的計(jì)算可簡化為：
　　Q=BC　　　　　　　　　 (3)
式中，矩陣B為矩陣A32的前8列，而C為(t₀,t₁,t₂,t₃,t₄,t₅,t₆,t₇)^T。
3 并行算法的實(shí)現(xiàn)
　　公式(3)即為輸入8bit數(shù)據(jù)情況下CRC-32校驗(yàn)碼的生成公式。在采用該公式進(jìn)行校驗(yàn)碼計(jì)算時(shí)，首先由MATLAB等數(shù)學(xué)工具計(jì)算出A³²(其中的加法運(yùn)算為模2加)，然后從計(jì)算結(jié)果中取出前8列得到B，最后再根據(jù)公式（3）計(jì)算得到Q。采用VHDL語言實(shí)現(xiàn)公式(3)，其程序如圖3所示。其中，t[7..0]為輸入的8bit數(shù)據(jù)，CRC[31..0]為生成的校驗(yàn)碼。程序中考慮了輸入數(shù)據(jù)及輸出數(shù)據(jù)的倒序操作。

　　利用上述并行算法，輔以4B的移位寄存器，便可實(shí)現(xiàn)多字節(jié)的CRC-32校驗(yàn)碼的生成。用VHDL語言對其進(jìn)行描述如下：
entity CRC is
　　port(
　　　　clk ?:in std_logic;
　　　　crc_en?:in?std_logic;
　　　　rst??:in?std_logic;
　　　　data_in? :in std_logic_vector(7 downto 0);
　　　　fcs_out?:out std_logic_vector(31 downto 0)
　　　　);
end CRC;
architecture check_crc of CRC is
signal ?fcs?: std_logic_vector(31 downto 0);
constant ini_fcs : std_logic_vector(31 downto 0):=x
'FFFFFFFF';
signal? t : std_logic_vector(7 downto 0);?????????????
begin
t<=fcs xor data_in;
process(crc_en,rst,clk)
variable fcs_shifted?:?std_logic_vector(31 downto 0);
variable crc? :?? std_logic_vector(31 downto 0);
begin?
if clk'event and clk='1' then
?if crc_en = '1' then
??if rst='1' then?
???fcs?<=?ini_fcs;
???fcs_shifted :=?(others => '-');
???crc_out? :=? (others => '-');
??else
???fcs_shifted(23 downto 0):= fcs(31 downto 8);
???fcs_shifted(31 downto 24):=x'00';?
???fcs?<=?fcs_shifted xor crc;???
??end if;???
??fcs_out?<=?(others => '-');???
?elsif crc_en = '0' then
??fcs_out??<=?not fcs;
??fcs???<=?(others => '-');
??fcs_shifted :=?(others => '-');
??crc_out???? :=? (others => '-');
?end if;
end if;?
end process;?
end check_crc;
　　程序中：‘clk’代表時(shí)鐘信號，‘crc_en’代表使能信號，‘rst’代表復(fù)位信號，‘data_in’代表輸入的任意的8bit數(shù)據(jù)，‘fcs_out’代表生成的校驗(yàn)碼。另外，程序中‘crc’ 和 ‘t’滿足圖3所示的運(yùn)算關(guān)系。由于這部分描述在前面已經(jīng)介紹過，因此在程序中省略。
　　目前，該方法已在Altera公司的StratixGX40系列FPGA芯片上實(shí)現(xiàn)，僅占用93個(gè)邏輯單元，便可實(shí)現(xiàn)任意字節(jié)的CRC-32校驗(yàn)碼的計(jì)算，最高數(shù)據(jù)吞吐量達(dá)到2 400Mbps，完全能夠滿足千兆以太網(wǎng)的數(shù)據(jù)傳輸速度要求。圖4為輸入特定10個(gè)字節(jié)時(shí)校驗(yàn)碼生成模塊的仿真結(jié)果，生成的校驗(yàn)碼與低速率情況下采用串行結(jié)構(gòu)生成的校驗(yàn)碼完全一致。