2007 年 1月 30日， 北京 ——全球領(lǐng)先的可編程邏輯解決方案提供商賽靈思公司 (Xilinx, Inc.) (NASDAQ:XLNX) 日前宣布推出最新版本、可免費下載的邏輯設(shè)計套件——集成軟件環(huán)境 (ISE™) WebPACK™ 9.1i ，目前用戶可立即下載使用。這一新版本包含了使用廣泛的賽靈思 ISE Foundation™ 軟件 9.1i 版的所有特性，并可對嵌入式、數(shù)字信號處理 (DSP) 和實時調(diào)試設(shè)計流程進行全面支持。特別值得一提的是， ISE WebPACK 9.1i 軟件還包括了賽靈思新的 SmartCompile™ 技術(shù)，因而與此前的版本相比，可將硬件實現(xiàn)速度提高多達6倍，與此同時還可 確保設(shè)計中未變更部分實施結(jié)果 。 ISE WebPACK 9.1i 軟件還增加了對 Spartan™-3A 系列 FPGA 所有器件以及部分 Virtex-4 和 Virtex-5 FPGA 器件的支持。新的功耗優(yōu)化功能還可幫助設(shè)計人員將動態(tài)功耗平均降低 10% 。

可支持 Windows 和 Linux 平臺的 FPGA 業(yè)內(nèi)最完整的設(shè)計解決方案

ISE WebPACK 9.1i 軟件提供了全面的從前端到后端的 FPGA 設(shè)計解決方案。利用這一解決方案，用戶可以立即開始項目的設(shè)計。通過在可免費下載的設(shè)計環(huán)境中提供的 HDL 輸入、綜合、物理實現(xiàn)和驗證在內(nèi)的集成工具， ISE 9.1i 可幫助用戶快速達到設(shè)計目 標(biāo)并降低總體項目成本。這一版本還包括了支持 Windows 和 Linux 平臺的 ISE Simulator Lite （ 仿真器簡化版 ） 。免費的 MXE-III 入門版本可從賽靈思公司的網(wǎng)站上下載，這一免費 HDL 驗證解決方案為設(shè)計人員提供了更多選擇。在業(yè)內(nèi)所有的大型 PLD 供應(yīng)商中，賽靈思公司提供了業(yè)界成本最低、功耗最低，且特性最齊全的從前端到后端 Windows 和 Linux 支持的 FPGA 和 CPLD 解決方案。

提高生產(chǎn)力

ISE WebPACK 9.1i 軟件包含了新的 SmartCompile 技術(shù)，可幫助設(shè)計人員解決 每次做少量修改時都要對整個設(shè)計進行重新實施 的問題。 這種再實施既浪費時間，還面臨與修改沒有直接關(guān)系的部分被破壞的風(fēng)險。賽靈思 SmartCompile 技術(shù)利用以下技術(shù)來解決這些問題：

• 分區(qū)技術(shù) （ Partition ） ：利用粘貼-剪切功能自動準(zhǔn)確保持現(xiàn)有布局和布線并縮短再實施時間， 從而把設(shè)計周期后期進行的少量設(shè)計更改而帶來的影響降到最小。
• SmartGuide ™ 技術(shù) ：通過采用此前設(shè)計實施已完成的結(jié)果，可將少量設(shè)計修改再實施所需要的時間大大縮短。
• SmartPreview ™ 技術(shù) ：用戶可以中止并重新恢復(fù)布局布線過程，并保存中間結(jié)果來評估設(shè)計狀態(tài)。 通過預(yù)覽實施過程中生成的信息，如布線狀態(tài)和時序結(jié)果，用戶不必等待整個實施過程結(jié)果就可以做出重要的折衷 方案 。

通過一系列用戶界面的增強， ISE 9.1i 還簡化了 FPGA 設(shè)計人員的操作。這些增強功能包括：

• Tcl 命令控制臺 使設(shè)計人員可輕易地從 ISE 圖形用戶界面轉(zhuǎn)換到命令行環(huán)境。
• 源代碼兼容性 功能可識別重建結(jié)果所必需的文件，并支持導(dǎo)入和輸出，方便源代碼控制。

加快時序收斂速度

ISE WebPACK 9.1i 軟件的新功能基于 Fmax 技術(shù)，旨在為高密度、高性能設(shè)計提供無與倫比的性能和時序收斂結(jié)果。 ISE WebPACK 9.1i 軟件包括集成的時序收斂流程，該流程集成了增強的物理綜合優(yōu)化算法，可提供質(zhì)量更高的結(jié)果。

ISE WebPACK 9.1i 軟件還包括標(biāo)準(zhǔn) ISE 9.1i 軟件版本的擴展時序收斂工具環(huán)境，這是一個虛擬的“時序收斂工具艙”，支持約束輸入、時序分析、平面布局規(guī)劃和報告視圖之間的直觀交叉探查 （ cross-probing ） ，因此設(shè)計人員可以更容易地分析時序問題。 集成時序收斂流程集成了增強的物理綜合工具，改善了綜合和布局時序間的時序相關(guān)性，從而可以獲得質(zhì)量更高的結(jié)果。

優(yōu)化功耗

賽靈思 綜合技術(shù) （ XST ） 和布局布線功能所提供的功耗優(yōu)化功能可使 Spartan-3 系列 FPGA 產(chǎn)品的動態(tài)功耗平均降低10%。 XST 提供了功耗敏感的邏輯優(yōu)化，可對乘法器、加法器和 BRAM 塊進行宏處理。物理實施算法采用功耗優(yōu)化的布局策略以及器件內(nèi)電容較低的網(wǎng)絡(luò)，可以在不犧牲性能的情況下將功耗降到盡可能低。

價格和供貨情況

ISE WebPACK 9.1i 現(xiàn)在就可從 www.xilinx.com/cn/ise/webpack 網(wǎng)站上免費下載。 ISE 9.1i 為公司快速增長的 三十 多萬位 FPGA 和 CPLD 設(shè)計者提供了最完整的零成本設(shè)計環(huán)境 ，并支持 Spartan-3A 和 CoolRunner ™ -II 系列的所有產(chǎn)品以及部分 Virtex-4 和 Virtex-5 FPGA 器件。如需支持器件的完整列表，請訪問www.xilinx.com/cn/ise/webpack 。