1988年，全球領先的半導體設計、驗證和制造的軟件及知識產(chǎn)權（IP）供應商新思科技有限公司（Nasdaq:SNPS）首次推出RTL綜合工具Design Compiler，實現(xiàn)了從版圖級設計到RTL級設計的轉變，幫助設計師們縮短設計周期并提高生產(chǎn)效率。20余年后的今天，日益復雜的設計對進度要求更具挑戰(zhàn)性，工程師們急需一種RTL綜合解決方案，能夠幫助他們盡量減少重復工作并加速物理實現(xiàn)進程。為了應對這些挑戰(zhàn)，新思科技隆重推出Galaxy™設計實現(xiàn)平臺中的最新創(chuàng)新RTL綜合工具——Design Compiler® 2010，將綜合和物理層實現(xiàn)流程增速兩倍。新思科技公司RTL 綜合、功率和測試自動化高級營銷總監(jiān)Gal Hasson先生于2010年4月6日的采訪中對這款工具作了詳細介紹。

拓撲技術

    “隨著工藝的不斷進步，EDA工具也在不斷更新?lián)Q代。Design Compiler面世以來，其關注重點也隨工藝的進步而發(fā)生變化，從最初的關注時序與面積，到之后的功率和測試效率，直至當今的拓撲結構優(yōu)化技術。Design Compiler始終處于業(yè)界領先地位。”Gal Hasson先生介紹。

    自從拓撲技術推出以來，邏輯綜合對于包含物理層實現(xiàn)在內的設計收斂加快的影響顯著增長。拓撲技術為Design Compiler帶來根本性改變，使得邏輯綜合工具無需使用線載模型就可以更精確地預測布局后的時序和面積。

    為了減輕今天巨大的上市時間壓力，Design Compiler 2010繼續(xù)對拓撲技術進行擴展，進一步優(yōu)化了與ICCompiler的關聯(lián)，將緊密關聯(lián)度提至5%。在綜合過程中應用了額外的物理層優(yōu)化技術，創(chuàng)建了“物理層指引”并將其傳遞到ICCompiler，從而簡化了流程，將ICCompiler的布局速度提升了1.5倍。Design Compiler 2010也為RTL設計師們提供了在綜合環(huán)境內部進入到ICCompiler進行布局規(guī)劃的功能。Design Compiler 2010的這一項新功能使RTL工程師們能夠在綜合環(huán)境中進行布局檢測，從而可以更快地達到最佳布局效果。

多核可擴展架構

   早在2008年3月，新思科技就宣布了一份全面的實施多核技術的規(guī)劃，計劃在其驗證、實現(xiàn)和制造平臺上廣泛配置先進的并行、多線程及其他優(yōu)化的計算技術，以縮短芯片的研發(fā)周期。Gal Hasson先生分析：“今天，設計工程師所使用的服務器上多核CPU已經(jīng)比較普遍，越老越多的客戶向我們反饋了這方面的需求。因此，我們在Design Complier2010中采用了可調至多核處理器的全新可擴展基礎架構，在多核計算服務器上可將運行速度顯著提高。它采用一種優(yōu)化的分布式原理和多線程并行技術方案，運行在四核計算服務器時可達到平均2倍速的更快運行時間，同時實現(xiàn)綜合結果的零誤差。”

    Design Compiler 2010為應對多核設計需求采用了一種全新可擴展架構，并對每一步驟的優(yōu)化過程進行了分析，決定其適合采用哪一種優(yōu)化措施（分布式計算和多線程計算）進行改善，從而重新調整了系統(tǒng)的整體結構。這種改善具有兩個基本特點：（1）運行時間的改善不以降低設計質量為代價。（2）系統(tǒng)架構可擴展，可適應未來更多核（8核、16核）的需求。

     Design Compiler的一系列優(yōu)化功能使得其在Galaxy實施平臺上占據(jù)很重要的位置，Design Compiler設計結果的好壞直接影響了整個設計的最終實現(xiàn)結果。目前，多家新思科技的客戶采用了Design Compiler2010（包括Abilis、IBN、Casio、Fujitsu、LG、Renesas、Realtek等），很好地降低了重復工作，在更短的時間框架內達到了設計目標。