雷達(dá)視頻信息的壓縮與傳輸是雷達(dá)數(shù)據(jù)處理的重要環(huán)節(jié)，它將來自雷達(dá)接收機(jī)中的目標(biāo)信息回波視頻信號進(jìn)行采樣、壓縮與傳輸，在顯控臺中進(jìn)行圖形圖像疊加，實(shí)現(xiàn)多窗口畫面一次信息與二次信息的綜合顯示，獲取敵我態(tài)勢、目標(biāo)運(yùn)動參數(shù)、系統(tǒng)運(yùn)行狀態(tài)等大量信息，輔助指揮員做出判斷和決策[1]。

    針對雷達(dá)視頻數(shù)字化、傳輸網(wǎng)絡(luò)化的發(fā)展趨勢，本文基于最新大規(guī)模邏輯FPGA和高性能DSP芯片，結(jié)合圖像處理理論，對雷達(dá)視頻回波信號進(jìn)行數(shù)字化采集、壓縮與網(wǎng)絡(luò)化傳輸，并對適用雷達(dá)圖像的壓縮算法進(jìn)行了算法驗(yàn)證，為今后研究基于雷達(dá)視頻目標(biāo)回波信號的目標(biāo)檢測、特征研究和模式識別等提供了依據(jù)，以適應(yīng)雷達(dá)視頻處理通用性和可擴(kuò)展性發(fā)展的要求。
1 平臺設(shè)計(jì)
1.1總體框架
    雷達(dá)視頻處理具有如下特點(diǎn)：
    (1)采樣速率高：雷達(dá)是靠天線按一定的方向特性做360°旋轉(zhuǎn)，每間隔一定的角度向空間發(fā)射電磁波，電磁波在傳輸途中遇到目標(biāo)后產(chǎn)生二次輻射，其中一部分返回雷達(dá)處(稱為回波)，由此可以獲取目標(biāo)的空間坐標(biāo)、速度、特征等信息。由于電磁波按照光速傳播，且目標(biāo)尺寸可變（最小幾米），因此要求視頻信號采樣足夠高，不能丟失目標(biāo)。
    (2)數(shù)據(jù)處理負(fù)荷任務(wù)重：按照每秒4 096個方位，每個方位5 000個采樣點(diǎn)，256級量化(8 bit)，則需要處理數(shù)據(jù)為4 096×512×8=160 Mb/s，數(shù)據(jù)量大且集中。為此，需要進(jìn)行數(shù)據(jù)組織等預(yù)處理工作，合理設(shè)計(jì)軟件與硬件分工，優(yōu)化數(shù)據(jù)處理流程，便于傳輸[2]。
    (3)強(qiáng)實(shí)時性：由于軍用與民用雷達(dá)應(yīng)用實(shí)時性的要求，必須設(shè)計(jì)高速率的數(shù)據(jù)傳輸通道，對雷達(dá)視頻信號龐大的數(shù)據(jù)量進(jìn)行壓縮，減少傳輸數(shù)量，提高通信速度，實(shí)現(xiàn)目標(biāo)實(shí)時顯示、輔助決策。
    結(jié)合以上特點(diǎn)，基于高性能DSP和FPGA構(gòu)建了雷達(dá)視頻壓縮與傳輸平臺， 系統(tǒng)設(shè)計(jì)的原理框圖如圖1所示。

    每個平臺支持一部雷達(dá)視頻信號，每部雷達(dá)接口信號包括二路模擬視頻(對海、對空等)與三路脈沖信號(正北、觸發(fā)、方位等)。模擬信號經(jīng)過高速A/D變換后，以數(shù)字信號輸入到FPGA中。FPGA對模擬視頻信號與脈沖信號進(jìn)行同步采樣,對數(shù)據(jù)進(jìn)行重組。DSP通過EMIF接口獲取每幀數(shù)據(jù)，緩存壓縮后，通過以太網(wǎng)進(jìn)行網(wǎng)絡(luò)發(fā)送。
1.2 數(shù)據(jù)采樣
    本平臺距離分辨率達(dá)到2 m，A/D轉(zhuǎn)換器的采樣頻率需要達(dá)到75 MHz。平臺采用模擬器件公司的高速低功耗的芯片AD9215作為模數(shù)轉(zhuǎn)換芯片,1 Vp-p差分輸入信號幅度,線性數(shù)據(jù)編碼格式輸出,最高采樣頻率達(dá)到105 MHz。AD9215采樣時鐘由FPGA內(nèi)部鎖相環(huán)提供，軟件控制時鐘采樣頻率。最高設(shè)定頻率75 MHz,基本量化距離為2 m。
    平臺面向的并不是微弱小信號，因此3路雷達(dá)模擬信號經(jīng)無源阻抗匹配網(wǎng)絡(luò)衰減后,直接進(jìn)入模數(shù)轉(zhuǎn)換器進(jìn)行模數(shù)轉(zhuǎn)換。
1.3 FPGA數(shù)據(jù)處理
　　由于雷達(dá)視頻信號中含有大量的雜波，并且具有較強(qiáng)的隨機(jī)特性，如果不先對其進(jìn)行一定的處理，DSP高速并行處理能力將受到限制，且直接影響雷達(dá)視頻處理的實(shí)時性。為此，需要FPGA對雷達(dá)視頻信號進(jìn)行處理。FPGA設(shè)計(jì)框圖如圖2所示。

    FPGA選用Altera公司的Stratix II系列EP2S30F672C4N芯片[3]，主要資源應(yīng)用如下：
    (1)時序控制與通信接口: 使用內(nèi)部33 KB邏輯單元(LE)；
    (2)片內(nèi)時鐘樹設(shè)計(jì)并輸出A/D采樣時鐘：使用內(nèi)置增強(qiáng)型PLL鎖相環(huán)與快速PLL鎖相環(huán)；
    (3)雙端口RAM數(shù)據(jù)緩存：使用嵌入式內(nèi)存塊，器件內(nèi)存總量為1.3 MB。
    雷達(dá)模擬視頻信號通過A/D變換為原始雷達(dá)數(shù)字視頻信號，與其他3路脈沖雷達(dá)信號一起送入FPGA。通過FPGA的可編程電路進(jìn)行時序控制和預(yù)處理，同時產(chǎn)生地址和控制信號，從而將數(shù)字視頻信號送入雙口RAM的指定地址，便于DSP進(jìn)行讀取。
    雙口RAM存儲器容量為16 KB，使用時分為上下兩個體，各8 KB，輪流寫入采樣后的視頻。為防止小目標(biāo)丟失，須設(shè)定采樣頻率75 MHz，基本量化距離為2 m；由于RAM存儲容量限制，如果直接把數(shù)據(jù)存入RAM中，那么采樣距離只有8 km×2=16 km。為此，在FPGA中對數(shù)據(jù)進(jìn)行10選1處理。在連續(xù)采樣10點(diǎn)中統(tǒng)計(jì)最大值，存入RAM。采樣距離為8 km×2×10=160 km。如果需要提高采樣距離，則可以降低采樣頻率(15 MHz，10 m精度)或提高統(tǒng)計(jì)極值長度(如20:1，320 km)。
    FPGA按照乒乓模式緩存數(shù)據(jù)一幀,同步采樣模擬視頻信號與脈沖信號，數(shù)據(jù)重組,降低DSP工作負(fù)荷，充分發(fā)揮其信號處理特長，提高實(shí)時性。
1.4 數(shù)據(jù)壓縮與網(wǎng)絡(luò)發(fā)送
    (1)DSP數(shù)據(jù)處理硬件平臺
    DSP通過EMIF接口從FPGA讀取視頻數(shù)據(jù),并進(jìn)行緩存壓縮，然后通過以太網(wǎng)發(fā)送視頻數(shù)據(jù)。處理流程如下：    DSP芯片選用TI公司的TMS320C6455BZTZ，該芯片屬于高速定點(diǎn)數(shù)字信號處理芯片。為提高實(shí)時性，本設(shè)計(jì)中選用1.2 GHz最高運(yùn)行時鐘，內(nèi)置大容量一級緩存、二級緩存與 ROM，該芯片可以滿足視頻壓縮、解壓縮技術(shù)指標(biāo)的要求。TMS320C6455BZTZ具有64位外部總線，可外接引導(dǎo)用Flash，并可實(shí)現(xiàn)與FPGA芯片的數(shù)據(jù)傳輸； 內(nèi)置DDR2內(nèi)存控制器(DDR2 533),總線16 bit/32 bit可選，可用于連接DDR2內(nèi)存，緩存圖像數(shù)據(jù)；內(nèi)置10/100/1 000 Mb/s  以太網(wǎng)介質(zhì)訪問控制器(EMAC)，可以支持MII、RMII、GMII和RGMII等多種網(wǎng)絡(luò)接口，擴(kuò)展系統(tǒng)的功能，滿足設(shè)計(jì)需要[4]。DSP處理流程如圖3所示。

    網(wǎng)絡(luò)芯片負(fù)責(zé)將壓縮視頻數(shù)據(jù)傳送到交換機(jī)或顯控臺，選擇Intel公司的PHY芯片LXT971ALE,支持10BASE-T/100BASE-TX網(wǎng)絡(luò)模式，外接隔離變壓器，可以滿足本設(shè)計(jì)中百兆以太網(wǎng)的要求。
    (2)雷達(dá)視頻實(shí)時壓縮算法
    雷達(dá)視頻回波信息中包含大量的冗余數(shù)據(jù)[2]，主要體現(xiàn)陸地、島嶼等靜態(tài)物體的回波,通過雷達(dá)顯示圖像為各幀之間不變的像素;雷達(dá)數(shù)據(jù)中噪聲和雜波較多，占總數(shù)據(jù)量的80%以上；運(yùn)動物體的回波在相鄰幾次掃描中位移變化很小，通常會有相當(dāng)?shù)牟糠种丿B，在視頻圖像上各幀間圖像的變化很少,甚至只有幾個像素差別。
    利用雷達(dá)視頻信號的空間和時間相關(guān)性特點(diǎn)，對雷達(dá)視頻信號進(jìn)行二維壓縮,把N個相鄰的方位角數(shù)據(jù)組成一幅M×N的回波圖像進(jìn)行壓縮，其中M為一個方位角上視頻回波信號采樣點(diǎn)數(shù)。壓縮算法采用小波變換，具有多分辨分析能力，與實(shí)際雷達(dá)多量程P顯、粗A顯示、精A顯示等，由全貌到細(xì)致、由粗到精的顯示方式相一致。視頻網(wǎng)絡(luò)中的不同顯控終端可以以各自不同的分辨率來觀察其視頻圖像。壓縮實(shí)現(xiàn)框圖如圖4所示。

    回波圖像經(jīng)過分解后，頻帶被分為LLn、LHn、HLn和HHn(n為分解級數(shù))4個子帶。其中LL子帶反映了下一尺度的概貌，其余3個子帶分別反映圖像在水平、垂直和對角線方向的高頻細(xì)節(jié)信息。遞歸這一過程,對分解后的低頻子帶繼續(xù)分解，直到滿足壓縮指標(biāo)或精度要求。
    (2)門限處理
    回波圖像經(jīng)過多尺度二維小波分解后能量幾乎總是集中在低頻的子圖像(LL)中，并從低頻到高頻(LH、HL、HH)遞減分布。低頻部分反映雷達(dá)視頻回波圖像的主要特性，高頻部分反映回波圖像的細(xì)節(jié)信息。由于高頻成分對顯示效果貢獻(xiàn)不明顯，因此對高頻成分采用硬門限處理方法以提高后續(xù)編碼的效率，同時保留原始信號的一些尖銳特性，防止小目標(biāo)丟失。
    (3)編碼
    門限處理后，圖像數(shù)據(jù)包含大量零數(shù)據(jù)（無效數(shù)據(jù)位與低于門限的圖像數(shù)據(jù)），因此本算法中采用游程編碼和Huffman編碼相結(jié)合的編碼方法。首先進(jìn)行游程編碼，統(tǒng)計(jì)零數(shù)據(jù)個數(shù)，然后進(jìn)行Huffman編碼形成壓縮碼流，通過網(wǎng)絡(luò)進(jìn)行傳輸。
2 設(shè)計(jì)驗(yàn)證

    視頻處理平臺設(shè)計(jì)完成后，對接雷達(dá)視頻，并實(shí)際驗(yàn)證平臺性能。采用黑色背景、綠色目標(biāo)，在屏幕上可看出明暗及亮度變化,每次掃描能反映出雷達(dá)回波對目標(biāo)顯示的更新。
    平臺主要性能指標(biāo)如下：
    (1)單路視頻碼率：≤10 Mb/s；
    (2)基本量化距離：2 m；
    (3)視頻灰度等級：8 bit；
    (4)實(shí)時性：視頻延時<40 ms。
    針對雷達(dá)視頻數(shù)字化、傳輸網(wǎng)絡(luò)化的發(fā)展趨勢，本文基于最新大規(guī)模邏輯FPGA和高性能DSP芯片，結(jié)合圖像處理理論，將雷達(dá)視頻信號進(jìn)行數(shù)字化采集、壓縮與網(wǎng)絡(luò)化傳輸，并對雷達(dá)圖像適用的壓縮算法進(jìn)行了算法研究,單路視頻碼率小于10 Mb/s；最大視頻采樣數(shù)率為75 MHz，視頻延時<40 ms。為今后研究基于雷達(dá)視頻目標(biāo)回波信號的目標(biāo)檢測、特征研究和模式識別等提供了基礎(chǔ)，在指火控系統(tǒng)等領(lǐng)域具有廣泛的應(yīng)用前景。
參考文獻(xiàn)
[1] 李俠,董鵬曙,黃樹軍，等.現(xiàn)代雷達(dá)技術(shù)[M].北京：兵器工業(yè)出版社，2000.
[2] 索繼東，莫翠君.VTS雷達(dá)圖像的壓縮[C].大連海事大學(xué)校慶90周年論文集，大連:大連海事大學(xué)出版社，1999.
[3] Altera company. The Stratix II handbook [EB/OL].[2007-05-01].http://www.altera.com.cn/support/devices/stratix2/dev-stratix2.html .
[4] TI company. TMS320C6455 Fixed-paint digital signal processor databook[EB/OL].[2012-03-28].http://www.ti.com/product/tms320c6455.