摘 要： 以硬盤錄像機(jī)的設(shè)計(jì)為例，介紹了NIOS嵌入式軟核的工作流程、開發(fā)步驟和使用方法。
關(guān)鍵詞： NIOS 嵌入式處理器 硬盤錄像
隨著現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）技術(shù)的日益成熟，基于片上的可編程（System On Programmable Chip，SOPC）的嵌入式處理器受到越來(lái)越多的關(guān)注。特別是Altera公司推出的NIOS嵌入式處理器軟核，通過軟件編程的方法可靈活地實(shí)現(xiàn)嵌入式處理器的功能，并且針對(duì)FPGA進(jìn)行性能優(yōu)化，可以大大提高系統(tǒng)性能。NIOS還具有片上調(diào)試功能，便于系統(tǒng)的設(shè)計(jì)和調(diào)試。本文以硬盤錄像機(jī)為例，研究了NIOS對(duì)外部接口設(shè)備進(jìn)行控制的方法，其中包括I2C接口的控制、IDE接口的控制等。
1 NIOS開發(fā)方法介紹
NIOS的軟硬件開發(fā)流程如圖1所示，下面介紹其具體開發(fā)步驟。
流程的第一步是設(shè)計(jì)規(guī)劃。它需要根據(jù)系統(tǒng)設(shè)計(jì)要求，劃分好各個(gè)軟硬件模塊。完整的基于NIOS的SOPC系統(tǒng)是一個(gè)軟硬件復(fù)合的系統(tǒng)，在開發(fā)時(shí)可以分為硬件、軟件兩個(gè)部分。在實(shí)際設(shè)計(jì)過程中，往往會(huì)遇到這樣一種情況：所需要的功能既可以用軟件方式實(shí)現(xiàn)，也可以用純硬件邏輯加以實(shí)現(xiàn)。例如，在系統(tǒng)中需要8位7段碼數(shù)碼管顯示時(shí)，可以用FPGA中的可編程邏輯設(shè)計(jì)一個(gè)動(dòng)態(tài)掃描邏輯來(lái)實(shí)現(xiàn)顯示，也可以通過編寫動(dòng)態(tài)掃描程序?qū)IO進(jìn)行操作來(lái)完成上述功能。若用硬件方式實(shí)現(xiàn)，顯然是要占用額外的硬件資源，但是，編寫軟件較為容易，系統(tǒng)工作速度不受影響；反之，用軟件方式實(shí)現(xiàn)，可以不增加硬件邏輯，但是動(dòng)態(tài)掃描需要占用CPU的處理時(shí)間，這增加了軟件編寫的復(fù)雜度。具體采用什么方式是與系統(tǒng)設(shè)計(jì)要求有關(guān)的。因此在設(shè)計(jì)規(guī)劃時(shí)，就要確定哪些功能用硬件實(shí)現(xiàn)，哪些功能用軟件實(shí)現(xiàn)。
通常用軟件實(shí)現(xiàn)時(shí)，其設(shè)計(jì)容易修改，查錯(cuò)也比較容易，且基本上不增加占用的硬件資源。所以，在設(shè)計(jì)規(guī)劃時(shí)，當(dāng)需要的軟硬件代價(jià)相當(dāng)并且性能保證的情況下，軟件實(shí)現(xiàn)是被優(yōu)先考慮的。
確定好軟硬件模塊的劃分后，就可以開始具體的設(shè)計(jì)過程了。通常，嵌入式系統(tǒng)開發(fā)中CPU是不可更改的，因此外圍設(shè)備的變動(dòng)也受到CPU的限制，甚至整個(gè)嵌入式系統(tǒng)的硬件已經(jīng)固定，難以更改(如PC104的開發(fā))。因而，通常的嵌入式開發(fā)中，更多的是PCB設(shè)計(jì)及軟件開發(fā)。與通常的嵌入式系統(tǒng)開發(fā)不同，由于NIOS是一個(gè)可靈活定制的CPU，它的外設(shè)是可選的IP核或自定制邏輯，所以可以根據(jù)系統(tǒng)設(shè)計(jì)要求，通過SOPC Builder向?qū)降慕缑娑ㄖ撇眉暨m當(dāng)?shù)腟OPC系統(tǒng)。鑒于上述NIOS開發(fā)的特點(diǎn)，在設(shè)計(jì)規(guī)劃后，NIOS的開發(fā)流程分為硬件開發(fā)與軟件開發(fā)兩大部分。
NIOS的硬件設(shè)計(jì)流程就是為了定制合適的CPU和外設(shè)，在SOPC Builder和QuartusII中完成。在這里可以靈活定制NIOS CPU的各個(gè)特性甚至指令，可以使用Altera提供的大量的IP Core來(lái)加快開發(fā)者開發(fā)NIOS外設(shè)的速度，提高外設(shè)的性能。同時(shí)，也可以使用第三方的IP Core，或者使用VHDL、Verilog來(lái)自己定制外設(shè)。
完成NIOS的硬件開發(fā)后，SOPC Builder可以幫助開發(fā)者生成相應(yīng)的SDK（軟件開發(fā)包）。這是由于在硬件開發(fā)中的NIOS CPU及其外設(shè)構(gòu)成的系統(tǒng)是自定制的，存儲(chǔ)器、外設(shè)地址的映射等各不相同，需要的SDK也應(yīng)是專有的。SOPC Builder可自動(dòng)生成SDK。
在生成的SDK基礎(chǔ)上，開發(fā)者可以進(jìn)入軟件開發(fā)流程。在這個(gè)部分，開發(fā)者面對(duì)的嵌入式系統(tǒng)是自己定制的、裁剪過的，因此受到硬件的局限會(huì)小一些。開發(fā)者可以使用匯編語(yǔ)言、C或C++語(yǔ)言來(lái)進(jìn)行嵌入式程序設(shè)計(jì)，使用GNU工具或其他第三方工具進(jìn)行程序的編譯連接以及調(diào)試。
2 針對(duì)硬盤錄像機(jī)的NIOS嵌入式處理器設(shè)計(jì)
在硬盤錄像機(jī)中涉及到圖像采集、圖像壓縮、圖像存儲(chǔ)三個(gè)主要部分，因此在設(shè)計(jì)外部接口時(shí)需要考慮到這三部分中芯片控制所需要的接口。
(1)圖像采集部分。圖像采集部分使用SAA7113完成視頻信號(hào)的采集。該芯片是可編程視頻處理芯片，采用CMOS工藝，通過簡(jiǎn)單的I2C總線可以對(duì)其實(shí)現(xiàn)編程控制。它將不同制式的模擬信號(hào)統(tǒng)一成相同的數(shù)字標(biāo)準(zhǔn)，采用ITU-R BT.601格式[2]，采樣時(shí)對(duì)亮度信號(hào)和兩個(gè)色差信號(hào)分別編碼，對(duì)不同制式信號(hào)采用單一的取樣頻率，而且和任何模擬系統(tǒng)的彩色副載波頻率無(wú)關(guān)，因此在分量系統(tǒng)中不再包含任何副載波。取樣頻率定為13.5MHz，它也是對(duì)亮度信號(hào)Y的取樣頻率。由于色度信號(hào)的帶寬遠(yuǎn)比亮度信號(hào)的帶寬窄，因而對(duì)色度信號(hào)U和V的取樣率較Y減半，為6.75MHz。每個(gè)數(shù)字有效行分別有720個(gè)亮度取樣點(diǎn)和360*2個(gè)色差信號(hào)取樣點(diǎn)。對(duì)每個(gè)分量的取樣點(diǎn)進(jìn)行均勻量化。對(duì)每個(gè)取樣進(jìn)行8位的PCM編碼。
(2)圖像壓縮部分。本系統(tǒng)采用硬件壓縮方式完成視頻圖像的JPEG壓縮。通常在視頻監(jiān)控系統(tǒng)中使用Motion－JPEG(MJPEG)技術(shù)，MJPEG壓縮芯片將A/D轉(zhuǎn)換芯片輸入的YUV格式的數(shù)據(jù)進(jìn)行MJPEG格式的壓縮。MJPEG由JPEG圖像連接組成，相對(duì)JPEG圖像，每幅都有自己的量化表和Huffman碼表。MJPEG可以僅使用一張量化表和Huffman碼表對(duì)連續(xù)幾十幀甚至上百幀圖像進(jìn)行壓縮，僅當(dāng)數(shù)據(jù)發(fā)生丟失時(shí)才需要重新載入量化表和Huffman碼表。這一優(yōu)點(diǎn)大大降低了系統(tǒng)視頻解碼時(shí)所需要的開銷。而且，MJPEG可以分幀存儲(chǔ)，這給數(shù)據(jù)的管理和回放帶來(lái)了方便。本系統(tǒng)是使用ZORAN公司的單片MJPEG壓縮/解壓縮芯片ZR36060來(lái)完成圖像的JPEG壓縮的。
(3)圖像存儲(chǔ)部分。為了解決大量的圖像數(shù)據(jù)問題，本系統(tǒng)采用IDE(Integrated Drive Electronics，電子集成驅(qū)動(dòng)器)接口的硬盤來(lái)完成設(shè)計(jì)。IDE的本意是指把“硬盤控制器”與“盤體”集成在一起的硬盤驅(qū)動(dòng)器。這種集成方法減少了硬盤接口的電纜數(shù)目與長(zhǎng)度，數(shù)據(jù)傳輸?shù)目煽啃缘玫搅嗽鰪?qiáng)，硬盤控制起來(lái)變得更容易?？刂品绞接蠵IO方式和DMA方式兩種。本系統(tǒng)使用了IDE硬盤的PIO控制方式。
由于采用了NIOS處理器，因此可以不局限于預(yù)先制造的處理器技術(shù)，而是根據(jù)自己的標(biāo)準(zhǔn)定制處理器，按照需要選擇合適的外設(shè)、存儲(chǔ)器和接口。本系統(tǒng)根據(jù)硬盤錄像機(jī)的具體要求選擇了Altera公司的Cyclone系列的EP1C6來(lái)完成CPU的設(shè)計(jì)；使用Flash Rom AM29LV065DU進(jìn)行程序的加載工作；選用SRAM為CY7C1041CV33的存儲(chǔ)器進(jìn)行數(shù)據(jù)的緩存；FPGA的AS配置芯片為EPCS4。
在外圍芯片中，視頻解碼芯片SAA7113需要I2C接口進(jìn)行控制，存儲(chǔ)圖像的硬盤需要IDE接口，但是在NIOS的外圍標(biāo)準(zhǔn)接口中沒有這些接口可供選擇，這時(shí)只要設(shè)置GPIO(General-Purpose I/O)接口，并用GPIO接口模擬出I2C總線接口和IDE接口的操作即可。同時(shí)也用GPIO接口完成MJPEG壓縮芯片的配置任務(wù)。
綜合以上的硬件資源要求，本系統(tǒng)在FPGA內(nèi)部設(shè)計(jì)的模塊如圖2所示。
FPGA內(nèi)部模塊的核心模塊是NIOS處理器的核，其次是用來(lái)控制系統(tǒng)時(shí)鐘的定時(shí)器1和定時(shí)器2。為了完成對(duì)SAA7113和ZR36060的初始化配置工作，設(shè)置了片內(nèi)Rom來(lái)存儲(chǔ)配置文件信息，同時(shí)還設(shè)置了存儲(chǔ)器接口和通用I/O接口完成和外部存儲(chǔ)器與I/O設(shè)備的連接。整個(gè)嵌入式系統(tǒng)內(nèi)部是由Avalon總線完成各模塊之間連接的。
整個(gè)系統(tǒng)的調(diào)試工作通過JTAG接口和串行口完成。調(diào)試程序通過JTAG接口下載到FPGA的內(nèi)部，由串口來(lái)連接一個(gè)顯示終端，將調(diào)試信息顯示到PC機(jī)上。
3 控制軟件的設(shè)計(jì)
系統(tǒng)上電硬件復(fù)位后，軟件根據(jù)用戶需要自動(dòng)對(duì)各項(xiàng)控制器指令代碼及其參數(shù)進(jìn)行設(shè)置，從而完成對(duì)SAA7113、ZR36060、IDE接口的初始化工作，然后控制視頻信號(hào)的采集壓縮和存儲(chǔ)。系統(tǒng)工作流程如圖3所示。
4 整體工作性能
(1)錄制畫面大?。?52*248或352*288。(2)每秒錄制或播放25幀，每幀兩場(chǎng)，共50場(chǎng)，隔行掃描。(3)每場(chǎng)圖片壓縮后大小平均為10KB，每秒0.5MB，每小時(shí)1.8GB。可根據(jù)需要配接10GB到80GB的硬盤，實(shí)現(xiàn)5～40小時(shí)的連續(xù)錄像。
5 結(jié)束語(yǔ)
NIOS是一個(gè)性價(jià)比較高的微處理器軟核，可以方便地把用戶需要的接口和自定義的邏輯加入到系統(tǒng)中去。本文介紹的方法體現(xiàn)了SOPC嵌入式系統(tǒng)的靈活性。因此這種方法能夠有效地縮短開發(fā)周期，同時(shí)能夠延長(zhǎng)產(chǎn)品的生命周期，可以不斷地在原有產(chǎn)品的基礎(chǔ)上進(jìn)行升級(jí)設(shè)計(jì)。
參考文獻(xiàn)
1 周博，邱衛(wèi)東，陳燕等.挑戰(zhàn)SOC－基于NIOS的SOPC設(shè)計(jì)與實(shí)踐.北京：清華大學(xué)出版社，2004
2 朱秀昌.圖像通信應(yīng)用系統(tǒng).北京：北京郵電大學(xué)出版社，2003