《電子技術(shù)應(yīng)用》
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一種多通道數(shù)據(jù)流直接數(shù)字頻率合成器
來源:電子技術(shù)應(yīng)用2012年第8期
張 強(qiáng),倪衛(wèi)寧,郝志坤,石 寅,俞育德
中國科學(xué)院半導(dǎo)體研究所,北京100083
摘要: 采用0.13 μm工藝,設(shè)計了一種10 bit精度、無雜散動態(tài)范圍(SFDR)為54 dBc、最大工作頻率達(dá)到1.2 GHz的直接數(shù)字頻率合成器DDFS。采用多通道數(shù)據(jù)流結(jié)構(gòu),提高了工作頻率;利用QLA技術(shù)對ROM查詢表進(jìn)行了優(yōu)化,壓縮了ROM查詢表的大小,提高了頻譜純度。
中圖分類號: TN432
文獻(xiàn)標(biāo)識碼: A
文章編號: 0258-7998(2012)08-0039-03
A MUX-direct digital frequency synthesizers
Zhang Qiang,Ni Weining,Hao Zhikun,Shi Yin,Yu Yude
Institute of Semiconductors, Chinese Academy of Science,Beijing 100083,China
Abstract: This work has been implemented in 0.13 μm CMOS technology, the direct digital frequency synthesis has a resolution of 10 bits with a measured SFDR 54 dBc. Its maximum operating frequency is 1.2 GHz. To improve the working frequency and spectral purity,MUX structure has been used, and an original quarter ROMs structure is brought forward and implemented by QLA technique.
Key words : MUX-direct digital frequency synthesizers;quarter ROMs;QLA

    直接數(shù)字頻率合成器DDFS(Direct Digital Frequency Synthesis,簡稱DDS)是隨著數(shù)字信號處理和微電子技術(shù)的發(fā)展,在20世紀(jì)70年代誕生的一種頻率合成技術(shù),具有低成本、低功耗、高分辨率和轉(zhuǎn)換快速等優(yōu)點(diǎn),被廣泛應(yīng)用于現(xiàn)代雷達(dá)、通信儀器儀表、導(dǎo)航設(shè)備、制導(dǎo)武器以及電子對抗系統(tǒng)中。DDS輸出信號的3個參量(頻率、相位和幅度)都是由數(shù)字控制字決定的,即通過改變相位累加器輸入端的相位字來實現(xiàn)相位控制,從而合成各種調(diào)幅、調(diào)頻和調(diào)相波形,以滿足模擬技術(shù)無法實現(xiàn)的需求。

 

    ROM查詢表用來實現(xiàn)相幅轉(zhuǎn)換,是DDS最關(guān)鍵的部分,查詢表的規(guī)模和字長決定了DDS輸出波形的質(zhì)量。高質(zhì)量的輸出波形需要高精度、大規(guī)模的查詢表,使電路實現(xiàn)變得復(fù)雜。為此人們提出了一些改進(jìn)查詢表的方法,可以分為三類:ROM查詢表壓縮算法[1]、角度旋轉(zhuǎn)算法[2]和多項式逼近法[3]。
    本文提出了一種優(yōu)化ROM查詢表的多通道數(shù)據(jù)流直接數(shù)字頻率合成器,多通道數(shù)據(jù)流模塊用來選擇粗振幅或者好的振幅作為DDS的輸出。
1 DDS結(jié)構(gòu)
    圖2是基于ROM查詢表的MUX-DDS結(jié)構(gòu),其目的是利用ROM查詢表降低高頻電路的復(fù)雜度并獲得1.2 GHz的頻率。本設(shè)計的目標(biāo)是獲得良好的諧波性能,并提高頻率,為了有良好的同步性,采用ROM查詢表的方法優(yōu)化工作頻率。

    ROM查詢表的大小與DDS的頻譜純度成正比,而增大ROM,又會使系統(tǒng)功耗增大,是影響芯片的重要因素,系統(tǒng)級的分析需要達(dá)到10 bit精度以及良好的INL和DNL。芯片的面積和功耗也是設(shè)計時需要考慮的因素。
    當(dāng)時鐘頻率很高時,為了使DDS達(dá)到合適的頻率,通常采用全相位累加器。但是由于添加操作所導(dǎo)致的延遲,全相位累加器無法完成在一個單獨(dú)的時鐘周期內(nèi)進(jìn)行添加操作。每一個新的頻率輸入字進(jìn)入流水線結(jié)構(gòu)電路,電路由D觸發(fā)器(D-flip-flops)和延遲部分組成。這種結(jié)構(gòu)可以使累加器速度增加M倍(M為累加器的流水級數(shù))。本設(shè)計采用四階流水累加器,每階8 bit,如圖3所示。與實施分段的非線性DAC方法[4]相比,可以顯著提高工作頻率。

2 ROM查詢表方案
    按4:1集成的多通道數(shù)據(jù)流構(gòu)成的 MUX-DDS 能夠為用戶提供4倍輸入的性能,優(yōu)于按式(2)計算出的有效采樣頻率:
 
其中fc是系統(tǒng)時鐘頻率。由于作為輸入的多通道數(shù)據(jù)不可編程,所有4 個端口要用于數(shù)模轉(zhuǎn)換器(DAC)的正常工作。為確保數(shù)字系統(tǒng)的有效性,在其中設(shè)置了一組集成ROM。由于正弦函數(shù)的對稱性,ROM中只需存儲1/4周期,即第一象限的正弦幅度信息,通過符號的設(shè)置就可以恢復(fù)整個周期的數(shù)據(jù)。由于ROM的規(guī)模與相位分辨率之間為指數(shù)關(guān)系,隨著輸出分辨率的增加,系統(tǒng)的尺寸隨之劇增。因此,輸入到相位幅度轉(zhuǎn)換器的相位值,一般只截取高M(jìn)位,使相位幅度轉(zhuǎn)換器的復(fù)雜度也相應(yīng)降低。但是這樣的截斷帶來了另一個問題,就是合成的波形中出現(xiàn)周期性的幅度誤差,導(dǎo)致DDS的輸出頻譜中產(chǎn)生雜散噪聲,在設(shè)計中需要考慮這種噪聲對芯片性能的影響。


3 芯片實現(xiàn)與測試結(jié)果
    本設(shè)計使用1-poly、8-metal的0.13 μm工藝,芯片面積為0.35 mm×0.61 mm(核心部分)。芯片由數(shù)字電路、帶隙基準(zhǔn)源和DAC模塊三部分組成。DAC模塊核心部分與數(shù)字電路分開布局,以避免電流源與數(shù)字信號產(chǎn)生耦合。本芯片的系統(tǒng)時鐘由時鐘驅(qū)動程序放大,利用先進(jìn)的EDA軟件設(shè)計,使時鐘精度高,芯片中金屬線導(dǎo)致的延遲低于50 ps。
    當(dāng)采用1.2 V單電源供電、負(fù)載電阻為100 Ω時,MUX-DDS可獲得最大單端模擬輸出電壓為0.5 V,芯片功耗為38 mW。電源電壓范圍在0.9 V~1.5 V,工作頻率達(dá)到1.2 GHz。圖4、圖5分別為輸入時鐘頻率為1.2 GHz、輸出頻率分別為199.5 MHz、19.95 MHz時的頻譜??梢钥吹綗o雜散動態(tài)范圍(SFDR)最高為52 dBc。

 

 

    本文設(shè)計了工作電壓1.2 V、10 bit精度、1.2 GHz、基于CMOS工藝的多通道數(shù)據(jù)流直接數(shù)字頻率合成器,提出了一種優(yōu)化ROM查詢表,采用多通道數(shù)據(jù)結(jié)構(gòu),很好地改進(jìn)了合成器的工作頻率和頻譜純度。最高工作頻率在室溫時為1.2 GHz,SFDR為52 dBc。本設(shè)計在臺積電0.13 μm CMOS工藝平臺實現(xiàn),芯片核心部分面積為0.214 mm2,1.2 V電壓工作時的功耗低于50 mW。如表1所示,與其他文獻(xiàn)所設(shè)計的DDS相比,本設(shè)計具有更好的頻譜純度和更高的工作頻率。

參考文獻(xiàn)
[1] TAN L K,ROTH E W,YEE G E,et al.An 800 MHz  quadrature digital synthesizer with ECL-compatible output  drivers in 0.8 micron CMOS[J].IEEE Journal of Solid-State Circuits,1995,30(12):1463-1473.
[2] MADISETTI A,KWENTUS A Y,WILLSON A N.A 100 MHz,16 bit,direct digital frequency synthesizer with a 100 dBc spurious-free dynamic range[J].IEEE Journal of Solid-State Circuits,Aug.1999,34(8):1034-1043.
[3] BELLAOUAR A,O’BRECHT M S,F(xiàn)AHIM A M,et al.  Low power direct digital frequency synthesis for wireless communications[J].IEEE Journal of Solid-State Circuits,Mar.2000,35(3):385-390.
[4] Yuan Ling,Ni Weining,Hao Zhikun,et al.A high speed  direct digital frequency synthesizer realized by a segmented nonlinear DAC[J].Journal of Semiconductors,2009,30(9):66-69.
[5] Cao Xiaodong,Ni Weining,Yuan Ling,et al.A compact direct digital frequency synthesizer for the rubidium atomic frequency standard[J].Journal of Semiconductors,2008,29(9):1723-1728.
[6] MCEWAN A,COLLINS S.Direct digital frequency synthesis by analog interpolation[J].IEEE Transaction Circuits Syst Ⅱ,2006,53(11):1294-1298.

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