一、 概述

?????? ad1672是美國adi公司最近推向市場的一種新型單片式模數(shù)轉(zhuǎn)換器(adc)。片上含有4個高性能采樣保持放大器(sha)和4個閃爍式adc及電壓基準。它采用4級流水線結構，輸出帶有誤差修正邏輯電路，并采用bicmos工藝，從而保證在3msps采樣速度下12位精度，在整個工作溫度范圍內(nèi)不失碼。由于ad1672輸入sha具有快速建立特性，所以它既適合從負滿度到正滿度電壓逐次切換多通道系統(tǒng)，又適合輸入頻率高達奈奎斯特速率的單通道采樣。 ad1672具有寬頻帶輸入、單電源供電、低功耗和低價格等特點，非常適用于通信、圖象處理和醫(yī)療設備新電路設計。 ad1672采用28腳plcc封裝，工作溫度范圍為-40～+85°c，其引腳排列見圖1，引腳功能說明見表1。

　　4級閃爍式adc的分辨率分別為4，4，3和4位，其中每兩級之間重疊1位用來誤差修正。用低噪聲sha采集滿度值，單端輸入在167ns內(nèi)具有12位精度。ad1672的工作過程，首先第一級閃爍式adc對輸入信號" title="輸入信號">輸入信號進行4位近似轉(zhuǎn)換，同時利用第1級數(shù)模轉(zhuǎn)換器(dac) 將這4位數(shù)字量轉(zhuǎn)換成對應的精確模擬量。再從第1級sha輸出的模擬量減去第1級dac產(chǎn)生的模擬量得到一個殘差。然后，第2級sha對這個殘差進行采樣和保持，第2級adc對此進行4位近似轉(zhuǎn)換，同樣利用第2個dac得到第2級殘差。一但第2級sha進入保持方式，第1級sha便返回到采樣方式，以采集新的輸入信號。第3級轉(zhuǎn)換與第1級和第2級類似，也由一個sha，一個adc和一個dac構成，不同之處分辨率不是4位而是3位。第4級，即最后一級轉(zhuǎn)換僅由1個4位閃爍式adc構成，完成最終殘差的模數(shù)轉(zhuǎn)換。最后在修正邏輯單元，累計4級閃爍式adc構成15位輸出，但由于在累計過程中采用了適當?shù)恼`差修正方法，使最終輸出字為12位。數(shù)字輸出" title="數(shù)字輸出">數(shù)字輸出連同超量程指示(otr)都被鎖存到輸出緩沖器以驅(qū)動輸出引腳。

　　由于ad1672結構的每一級都有一個附加的sha，所以允許流水線轉(zhuǎn)換。實際上這種模數(shù)轉(zhuǎn)換器是由多級輸入，同時轉(zhuǎn)換，通過串行鏈方式完成四級轉(zhuǎn)換過程。這表明，雖然這種轉(zhuǎn)換器在每個時鐘周期都具有捕獲新輸入信號的能力，但要完成全部轉(zhuǎn)換并且在輸出端呈現(xiàn)數(shù)字量，實際上只用2 1/2個時鐘周期。這種“流水線延遲(pipeline delay)”在許多應用中它并不引人注意，只是在有些情況下才考慮這個問題。例如，在高速反饋環(huán)路要求使用adc的一些場合，只有提供一個理想的數(shù)字輸出結果，才能對其輸入信號進行補償(例如，視頻應用中的失調(diào)校準或零點恢復)。在這種情況下，在計算環(huán)路穩(wěn)定性時，必須考慮通過流水線引起的時鐘延時。另外，由于轉(zhuǎn)換器同時在3個轉(zhuǎn)換器上工作，所以在轉(zhuǎn)換過程的主要交接處(例如，電源或基準引起的大的尖峰毛刺)會使3個采樣數(shù)據(jù)變壞。最后應當說明，ad1672存在一個最小的時鐘速率，低于這個最小值，sha的頂降率會使流水線信號變壞，這個最小時鐘速率在25°c 時為20khz。通常時鐘速率選取3mhz。

　　ad1672的內(nèi)部定時控制電路利用了時鐘的上升沿" title="上升沿">上升沿和下降沿。ad1672在時鐘輸入的上升沿對模擬輸入信號采樣。當時鐘處于低電平期間(處于時鐘下降沿和上升沿之間)，輸入sha處于采樣方式;當時鐘處于高電平期間，則sha處于保持方式。由于這種器件利用時鐘上升沿和下降沿定時，所以僅在時鐘上升沿，抖動才很明顯。

　　三、應用

　　1.模擬輸入

　　ad1672等效模擬輸入電路如圖3所示，其中輸入sha及其輔助電阻網(wǎng)絡很容易接成單極性(0～2.5v或0～5.0v)或雙極性(- 2.5～+2.5v)，見圖4。ad1672標稱輸入電阻rin，對于 2.5 v輸入范圍為2kω，對于5.0v輸入范圍為4kω。圖3 等效模擬輸入電路

　　圖4 輸入范圍選擇 ad1672雖然是單電源+5v供電，但同樣可用于交流輸入信號，見圖5。由于耦合電容器與ad1672的輸入阻抗構成一階高通濾波器，-3db轉(zhuǎn)折頻率f?3db計算公式為f?3db= 1

　　(2 ×π × rin × ceq )

　　其中rin 為不同接法時的輸入阻抗;ceq 為耦合電容器c1與c2的并聯(lián)值。應當注意的是，c1一般使用大的電解電容或鉭電容，有利于在高頻段導通。又并聯(lián)一個小陶瓷電容c2，使其在很寬的頻率范圍內(nèi)在低頻段仍然保持低阻抗特性。一般c1取10μf，c2取0.1～1.0μf。在直流耦合應用中，推薦使用緩沖放大器驅(qū)動ad1672的輸入。一般選用高速、寬頻帶視頻運算放大器。由于緩沖放大器與ad1672的輸入電阻的相互作用，任何源電阻都要對增益誤差" title="增益誤差">增益誤差和失調(diào)誤差" title="失調(diào)誤差">失調(diào)誤差有影響。在直流精密測量應用中，調(diào)整電路實例請見ad1672的產(chǎn)品說明。對于使用電源電壓大于6.5v的放大器，在ad1672的輸入端推薦使用箝位電路。當出現(xiàn)故障時，它可使輸入電壓箝位到6.5v。

　　圖5 交流耦合輸入接線圖

　　基準電壓 ad1672的標稱基準輸出電壓相對基準地(refcom)為2.5v?；鶞瘦斎?refin)引腳可以接到基準輸出(refout)引腳，也可接到高精度2.5v外部基準電壓源(例如ad780b，ref192e，ref43b)。ad1672內(nèi)部含有+2.5v曲率補償帶隙基準，雖然其絕對值和溫漂系數(shù)都經(jīng)過激光修整，但在refout與refcom引腳之間必須接一個1μf以上的補償電容器。該基準源可提供最大負載電流為500μa，對于外接負載電流大于500μa情況下，需要外接緩沖放大器或上拉電阻器。

　　數(shù)字輸出 ad1672在不同的輸入方式下輸出的數(shù)據(jù)形式不同：對于單極性輸入，輸出數(shù)據(jù)是直接的二進制碼;對于雙極性輸入，輸出數(shù)據(jù)是偏移二進制碼。當數(shù)字輸出驅(qū)動電源(drvdd)引腳分別接+5v或+3.3v時，可使ad1672cmos數(shù)字輸出驅(qū)動器接口分別適合+5v或3.3v邏輯電路。雖然ad1672可以提供足夠大的輸出電流來驅(qū)動范圍很寬的邏輯電路，但是大的驅(qū)動電流會產(chǎn)生電源引起的毛刺，影響s/(n+d)性能。當ad1762驅(qū)動大的容性負載或大的扇出時，在drvdd 與v dd 引腳上都應外接去耦電容。在數(shù)據(jù)終端，需要外部緩沖器或鎖存器，例如sn74hc541，74hc541。

　　超量程

　　當模擬輸入電壓超過輸出范圍(0～+2.5v，0～+5.0v，±2.5v)時，會產(chǎn)生超量程現(xiàn)象。ad1672提供超量程(otr)輸出引腳，指示超量程，利用otr引腳和最高位(msb)的與非邏輯結果可確定欠量程(低電平)和超量程(高電平)狀態(tài)。增益誤差和失調(diào)誤差調(diào)整ad1672的增益誤差、失調(diào)誤差和線性誤差出廠時已經(jīng)調(diào)整到最小，但是有些應用仍需要通過外部調(diào)整將增益誤差和失調(diào)誤差調(diào)整到零。因為這兩種誤差相互影響，所以需要反復調(diào)整。利用otr引腳，監(jiān)控它的輸出可分別在負滿度-fs和正滿度+fs兩種情況下將其調(diào)整到1/2 lsb范圍內(nèi)，具體調(diào)整電路請見ad1672產(chǎn)品說明。 接地與電源去耦適當?shù)亟拥嘏c去耦是高速、高分辯率數(shù)據(jù)采集系統(tǒng)的基本設計要求。ad1672的特點是將模擬電源、數(shù)字電源和地都分開，使系統(tǒng)模擬地和數(shù)字地電路電流得到最佳管理。通常模擬電源和數(shù)字電源都應分別對地接去耦電容，并應盡量靠近接地端。對于數(shù)字輸出端呈現(xiàn)大的容性負載(通常每引腳為20pf)，在drvdd引腳對數(shù)字地應接一個0.1μf陶瓷電容器。有關ad1672的詳細應用情況，包括模數(shù)轉(zhuǎn)換接口板的電路設計和印制線路板的布線，請參見ad1672產(chǎn)品說明。