1 引言

隨著電路規(guī)模不斷擴(kuò)大，以及競(jìng)爭(zhēng)帶來(lái)的上市時(shí)間的壓力，越來(lái)越多的電路設(shè)計(jì)者開(kāi)始利用設(shè)計(jì)良好的、經(jīng)反復(fù)驗(yàn)證的電路功能模塊來(lái)加快設(shè)計(jì)進(jìn)程。這些電路功能模塊被稱為IP(Intellectual Property)核。IP核由相應(yīng)領(lǐng)域的專業(yè)人員設(shè)計(jì)，并經(jīng)反復(fù)驗(yàn)證。IP核的擁有者可通過(guò)出售IP獲取利潤(rùn)。利用IP核，設(shè)計(jì)者只需做很少設(shè)計(jì)就可實(shí)現(xiàn)所需系統(tǒng)?；贗P核的模塊化設(shè)計(jì)可縮短設(shè)計(jì)周期，提高設(shè)計(jì)質(zhì)量?，F(xiàn)場(chǎng)可編程門(mén)陣列FPGA具有可編程特性，用戶根據(jù)特定的應(yīng)用定制電路結(jié)構(gòu)，因此其處理速度大大超過(guò)通用處理器。與ASIC相比，F(xiàn)PGA的缺點(diǎn)是在提供靈活的可編程同時(shí)，則以芯片的面積、功耗和速度做為代價(jià)。

近年來(lái)，單個(gè)FPGA實(shí)現(xiàn)電路規(guī)模不斷擴(kuò)大，設(shè)計(jì)者可以在單個(gè)FPGA上實(shí)現(xiàn)一個(gè)完整的系統(tǒng)(System on Pro—grammablb Chip，簡(jiǎn)稱SoPC)。IP核的出現(xiàn)為SoPC的設(shè)計(jì)提供極大便利，利用IP核，設(shè)計(jì)者通過(guò)模塊化設(shè)計(jì)。輕松快速地實(shí)現(xiàn)系統(tǒng)復(fù)雜的功能。

當(dāng)設(shè)計(jì)者從第三方購(gòu)買(mǎi)IP，需要一定的保護(hù)機(jī)制防止設(shè)計(jì)者在非授權(quán)IP核使用，以保護(hù)IP核所有者的利益。同時(shí)，對(duì)于設(shè)計(jì)者完成的設(shè)計(jì)，也需要相應(yīng)的保護(hù)機(jī)制防止設(shè)計(jì)被非法復(fù)制、竊取或篡改。為此，提出一種結(jié)合電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，簡(jiǎn)稱EDA)軟件和FPGA的IP核保護(hù)機(jī)制。通過(guò)在EDA工具中加入保護(hù)機(jī)制防止設(shè)計(jì)者非授權(quán)使用IP核，在FPGA中加入保護(hù)機(jī)制防止設(shè)計(jì)被非法復(fù)制、竊取或篡改。
2 EDA軟件中實(shí)現(xiàn)IP保護(hù)

FPGA的設(shè)計(jì)開(kāi)發(fā)流程主要包括行為綜合、邏輯綜合、技術(shù)映射和布局布線。一般情況，設(shè)計(jì)者使用硬件描述語(yǔ)言(如VHDL，Velilog)描述電路，然后由EDA軟件對(duì)其處理。

在EDA軟件處理流程中，行為綜合把算法級(jí)或寄存器傳輸級(jí)(Register Transfer Level，簡(jiǎn)稱RTL)的電路描述轉(zhuǎn)換為門(mén)級(jí)的網(wǎng)表，邏輯綜合優(yōu)化門(mén)級(jí)網(wǎng)表，技術(shù)映射是將優(yōu)化后的網(wǎng)表映射為FPGA中的具體實(shí)現(xiàn)(查找表)，布局布線工具則按照一定的評(píng)價(jià)標(biāo)準(zhǔn)來(lái)確定最終的電路單元在FPGA中的位置，并利用連線資源實(shí)現(xiàn)電路單元間的連接。

如果設(shè)計(jì)者利用第三方提供的IP核實(shí)現(xiàn)所需的設(shè)計(jì)，為了避免設(shè)計(jì)者竊取IP核后，對(duì)其修改，并將其據(jù)為已有，需要有相應(yīng)的安全機(jī)制來(lái)保護(hù)第三方設(shè)計(jì)的IP核。

在EDA軟件的處理流程中，EDA軟件必須能夠正確解析設(shè)計(jì)，才能完成處理，因此設(shè)計(jì)本身對(duì)于EDA軟件是公開(kāi)的。這里假定EDA軟件是可信的。具有IP核保護(hù)機(jī)制的EDA流程如圖l所示。第三方設(shè)計(jì)的IP核要先向EDA軟件的開(kāi)發(fā)用戶購(gòu)買(mǎi)RTL級(jí)的IP核后，第三方將該IP核先用EDA開(kāi)發(fā)商的公開(kāi)密鑰對(duì)該IP核加密，再用設(shè)計(jì)者提供的公開(kāi)密鑰加密。這樣，設(shè)計(jì)者雖然得到了第三方的IP核，但是并不知道EDA軟件開(kāi)發(fā)商的私鑰，因此設(shè)計(jì)者無(wú)法知道該IP核中RTL級(jí)的描述。

設(shè)計(jì)者可將購(gòu)買(mǎi)的IP核看作功能已知的黑盒子，在利用黑盒子和其他的電路模塊完成電路描述之后，設(shè)計(jì)者將設(shè)計(jì)導(dǎo)入EDA工具。EDA工具分別利用設(shè)計(jì)者輸入的密鑰和EDA開(kāi)發(fā)商的密鑰對(duì)加密的IP核進(jìn)行兩次解密，從而得到整個(gè)設(shè)計(jì)完整的RTL表示。然后，EDA工具可以對(duì)設(shè)計(jì)進(jìn)行行為綜合、邏輯綜合和技術(shù)映射，最后生成技術(shù)映射后的網(wǎng)表。假定用于綜合和技術(shù)映射的工具是由某個(gè)EDA開(kāi)發(fā)商提供，而FPGA布局布線工具是另外的EDA開(kāi)發(fā)商，例如由FPGA的生產(chǎn)商提供。

在將優(yōu)化后的門(mén)級(jí)網(wǎng)表寫(xiě)入文件之前，該EDA工具先用自己的私鑰對(duì)網(wǎng)表進(jìn)行加密處理，再用布局布線工具提供商的公鑰對(duì)網(wǎng)表進(jìn)行加密處理。這樣設(shè)計(jì)者還是無(wú)法查看到綜合和技術(shù)映射后的網(wǎng)表，從而防止了設(shè)計(jì)者用逆向工程的方法來(lái)竊取IP核。

布局布線工具先用自己的私鑰對(duì)加密的網(wǎng)表進(jìn)行一次解密，再用前端的EDA工具開(kāi)發(fā)商的公鑰進(jìn)行第二次解密，從而得到解密后的網(wǎng)表。利用該網(wǎng)表，布局布線工具可以完成設(shè)計(jì)在芯片上的布局布線，最終生成用于FPGA配置的bit-stream文件。

3 FPGA中實(shí)現(xiàn)IP保護(hù)

在EDA軟件生成了用于配置FPGA的bit-stream后，將bit-stream加載到FPGA中，就可以完成對(duì)FPGA的編程，F(xiàn)PGA實(shí)現(xiàn)設(shè)計(jì)者期望的功能。FPGA分為非易失性(Don—volatile)和易失性(volatile)兩種，前者包括基于反熔絲技術(shù)和Flash技術(shù)，后者主要是基于SRAM技術(shù)。對(duì)于基于SRAM的FPGA，因?yàn)槠渑渲眯畔⒃诘綦娭缶蜁?huì)丟失，因此一般需要用PROM存儲(chǔ)FPGA的配置信息，以使FPGA在重新加電后能夠再次根據(jù)這些信息進(jìn)行配置。FPGA的配置信息就是設(shè)計(jì)在FPGA上的最終實(shí)現(xiàn)，因此需要相應(yīng)的技術(shù)手段來(lái)保護(hù)這些配置信息。

因此FPGA的bit-stream是二進(jìn)制信息，它是依賴于設(shè)計(jì)本身和具體的FPGA結(jié)構(gòu)。一般來(lái)說(shuō)，bit-stream的生成工具都是由FPGA的生產(chǎn)商提供。FPGA的生產(chǎn)商雖然會(huì)給出一些bit-stream生成工具的使用信息，但一般都不會(huì)公開(kāi)FPGA的bit-stream編碼格式。由于不知道FPGA的bit-stream文件格式，目前尚未發(fā)現(xiàn)對(duì)FPGA的編程bit-stream文件成功實(shí)現(xiàn)逆向工程，所以絕大多數(shù)的FPGA使用者都不考慮FPGA中的設(shè)計(jì)會(huì)被破解。
雖然bit-stream文件難以被逆向工程方法破解，但如果這些bit-stream被復(fù)制，利用這些bit-stream，再使用同樣的FPGA，競(jìng)爭(zhēng)對(duì)手就可以生產(chǎn)同樣產(chǎn)品。也這是說(shuō)，設(shè)計(jì)還是有可能被盜竊。因此，需要相應(yīng)的安全機(jī)制來(lái)防止bit-stream被復(fù)制。針對(duì)基于SRAM的FPGA，下面討論兩種防范機(jī)制。

3．1 一次加載

保證FPGA的編程bit-stream文件安全的一種簡(jiǎn)單辦法就是在安全環(huán)境下對(duì)FPGA編程后，不再向FPGA配置任何器件，而是對(duì)FPGA持續(xù)供電。因?yàn)樗械目删幊踢壿嬙O(shè)備都具有保密設(shè)置，可阻止從FPGA中讀取編程bit-stream文件，而且編程bit-stream文件也不會(huì)暴露在器件之外，這種方法既能夠使FPGA的設(shè)計(jì)不被偷竊，也不被篡改。這種保護(hù)機(jī)制的安全級(jí)別與基于反熔絲技術(shù)或者其他的非易失性的FPGA相似，但是這種方法的缺點(diǎn)是需要對(duì)系統(tǒng)持續(xù)供電。

3．2 bit-stream加密

Bit-stream加密技術(shù)是對(duì)FPGA的編程bit-stream文件加密處理，加密過(guò)程是EDA軟件的最后一個(gè)處理步驟，如圖1所示。加密后的bit-stream存儲(chǔ)在FPGA的配置器件中，在配置FPGA器件前，要先把加密的bit-stream寫(xiě)入FPGA中，然后進(jìn)行解密，再用解密后的bit-stream對(duì)FPGA進(jìn)行配置。這一方法既增加對(duì)bit-stream文件逆向工程的難度，又阻止編程文件被非法復(fù)制。加密采用對(duì)稱密鑰加密算法，密鑰由設(shè)計(jì)者指定。設(shè)計(jì)者需要將密鑰存儲(chǔ)到FPGA，F(xiàn)PGA中的解密功能模塊可以用這一密鑰來(lái)對(duì)bit-stream解密。

如果最終生成的bit-stream文件是加密的，F(xiàn)PGA就需有一個(gè)專用的片上解密器和專用的密碼存儲(chǔ)器。為了使FPGA既能支持加密的bit-stream，又能支持未加密的bit-stream，bit-stream文件包含有未加密的指令，這些指令可用于啟動(dòng)和解密配置數(shù)據(jù)。如果bit-stream是加密的，F(xiàn)PGA在真正編程配置前，需要先用存儲(chǔ)的密鑰對(duì)其解密。這樣，在FPGA使用過(guò)程中，雖然攻擊者很容易從配置器件和FPGA的連接線路上獲取bit-stream，但是因?yàn)檫@些bit-stream是加密的，即使把這些bit-stream配置到同樣的FPGA上，但由于不知道解密的密鑰，F(xiàn)PGA也無(wú)法對(duì)其解密，從而無(wú)法配置FPGA。使用這種保護(hù)方法，攻擊者不知道密鑰就無(wú)法復(fù)制FPGA中的設(shè)計(jì)。

攻擊者可能轉(zhuǎn)而試圖從FPGA中盜取密鑰。在FPGA中，密鑰可存儲(chǔ)在RAM中，通過(guò)芯片上的一個(gè)電池為其供電。如果切斷電源，則存儲(chǔ)信息即密鑰丟失。為了竊取密鑰，攻擊者需要打開(kāi)FPGA的封裝，打磨掉多個(gè)金屬層，然后用掃描電子顯微鏡(SEM)掃描表示密鑰的數(shù)據(jù)位。在進(jìn)行這些操作的同時(shí)，還必須保持對(duì)存儲(chǔ)密鑰的存儲(chǔ)器供電。顯然這種攻擊是難以實(shí)現(xiàn)的。

此外，還可以在FPGA內(nèi)部設(shè)計(jì)一些邏輯來(lái)限制對(duì)配置和密鑰的訪問(wèn)。例如：當(dāng)載入一個(gè)加密的bit—stream文件時(shí)，只能進(jìn)行單獨(dú)的、整個(gè)芯片的配置；在加載了加密的配置流后，就不允許再讀取其中信息；試圖讀取或?qū)懭朊荑€就會(huì)清除所有的密鑰和所有的配置數(shù)據(jù)；解密后的bit-stream在用于配置操作前，必須要通過(guò)數(shù)據(jù)的完整性檢驗(yàn)。通過(guò)這些限制，使得攻擊者無(wú)法讀取解密后的bit-stream，也無(wú)法獲得FPGA存儲(chǔ)的密鑰，從而阻止攻擊者復(fù)制FPGA中的設(shè)計(jì)。

4 結(jié)語(yǔ)

隨著電路設(shè)計(jì)規(guī)模的不斷擴(kuò)大，越來(lái)越多的設(shè)計(jì)者開(kāi)始應(yīng)用IP核來(lái)提高設(shè)計(jì)速度和系統(tǒng)可靠性。提出在EDA工具中加入保護(hù)機(jī)制，防止IP核被竊取，以及在FPGA中加入保護(hù)機(jī)制防止最終在FPGA上實(shí)現(xiàn)的設(shè)計(jì)被非法復(fù)制。這種機(jī)制的實(shí)現(xiàn)前提條件是要求FPGA的生產(chǎn)商和EDA工具的開(kāi)發(fā)商都是可信的。如何在兩者不可信的情況下實(shí)現(xiàn)IP核保護(hù)，還需進(jìn)一步研究。