0 引言
所謂門光子計數器就是針對單自旋量子調控實驗研究中對單個光子探測的需求所研制的。單自旋量子調控是對晶體中的缺陷，如量子點和金剛石色心進行控制，其信號讀出一般是通過自旋發(fā)生的單個光子進行探測實現的。在此類實驗中常用的技術有三種：門光子計數、定時計數和相關函數測量。文中所述的系統(tǒng)建立了一種可擴展的通信和控制架構能夠添加不同方式的計數功能。
1 系統(tǒng)結構設計
整體系統(tǒng)結構示意圖如圖1所示，通過PC機的以太網口實現與計數系統(tǒng)的數據通訊與命令傳輸，PC機將工作模式選擇等命令通過網口向系統(tǒng)發(fā)送，而系統(tǒng)將在不同模式下的計數值及計數狀態(tài)等數據通過網口發(fā)送到PC機，交由PC機對數據進行處理。系統(tǒng)的主芯片采用Xilinx的SPARTAN 3E系列的XC3S500E。系統(tǒng)的光子計數輸入由兩個BNC接口引入，這兩個接口可以由FPGA進行配置，使光子計數器以不同的模式進行工作。系統(tǒng)的固件燒寫在FLASH芯片內，SDRAM提供了大容量存儲空間，用于運行時裝載Microblaze軟核代碼、計數應用代碼以及存儲計數的數據。
系統(tǒng)以FPGA為處理中心，實現各種工作模式，其功能框圖如圖2所示。功能模塊主要包括軟核Microblaze、對外部存儲器的接口MPMC、以及需要設計實現的Counterpulse IP核。在Counterpulse IP核與處理器軟核之間，采用了FSL總線進行連接，實現由Microbalze對Counterpu-lse核的配置，以及由Counterpulse核到Microblaze的數據傳輸。
系統(tǒng)工作時，由Microblaze軟核通過網口接收由PC機發(fā)送來的命令，根據命令，通過一路FSL總線對光子計數IP核進行工作模式的選擇和配置。計數IP核對外部計數源進行計數，計數的結果和狀態(tài)數據通過另一路FSL總線發(fā)送到Microblaze軟核，由Microblaze軟核將該數據在DDRRAM內進行緩沖，并通過網口將這些數據最終發(fā)送給PC機，由PC機進行分析處理。
系統(tǒng)有三種工作模式：模式一：使能計數，使能信號有效時(高電平有效)，對光子計數輸入的計數脈沖信號進行計數；模式二：定周期計數，根據設定的計數周期，對光子計數輸入的計數脈沖信號進行計數；模式三：啟動和停止信號分開的計時，根據輸入的計數啟動信號和計數停止信號(均為上升沿有效)，進行以系統(tǒng)基頻為基準的計時，以實現函數測量。
2 系統(tǒng)設計實現
2．1 系統(tǒng)硬件框圖
計數系統(tǒng)硬件結構如圖3所示，由FPGA、64MB的DDR存儲器、16MB的FLASH存儲器和10M／100M以太物理層(PHY)等組成。系統(tǒng)工作時，由PC機通過網口發(fā)送命令到FPGA，FPGA內部的Microblaze軟核配置計數IP核的工作模式，由FPGA通過兩路BNC接口對外部計數源進行計數，并將數據在DDRRAM內進行緩沖，最終將這些數據通過網口發(fā)送到PC機。
2．2 主要元器件介紹
2．2．1 FPGA芯片及其配置芯片選用
FPGA選用Xilinx公司的Spartan-3E系列XC3S500E，采用先進的90nm制造工藝生產，其器件密度為50萬門。Spartan3系列的FPGA是Xilinx公司專門針對大容量、低成本需求的電子設計而開發(fā)的，可支持多種電平的I／O標準；含有豐富的邏輯資源。XC3S500E具有360kbits的塊RAM、73kbits的分布式RAM、10476個邏輯單元、20個18×18的乘法器和4個DCM時鐘管理模塊。
FPGA的配置芯片選用的是Xilinx公司的在系統(tǒng)可編程配置芯片XCF04S，該芯片可為XC3S500E提供易于使用、成本低且可重復編程的配置數據存貯方法，該芯片支持IEEE1149．1標準的JTAG邊界掃描測試和編程。在本系統(tǒng)設計中，XCF04S主要存放用于引導Microblaze軟核及應用程序的引導代碼。
2．2．2 存儲芯片
系統(tǒng)使用的RAM是Micron Technology公司的DDRSDRAM(MT46V32M16)，是一片容量為512Mbit(32Mx16)的16位總線寬度存儲芯片，用于上電后加載Microblaze軟核代碼和應用程序代碼，以及對計數數據進行緩沖。FLASH芯片是Intel StrataFlash parallel NORFlash，型號為28F256J3，存儲密度為256Mbit，在本系統(tǒng)中用于保存Microblaze軟核代碼和應用程序代碼。
3 功能設計實現
3．1 基于EDK的FPGA軟核Microblaze的應用設計實現
系統(tǒng)設計工具主要采用Xilinx公司的嵌入式開發(fā)套件EDK，它是用于設計嵌入式處理系統(tǒng)的集成解決方案。它包括搭建硬件平臺的XPS和進行軟件配置的SDK。
Microblaze是Xilinx公司推出的32位軟處理器核，支持CoreConnect總線的標準外設集合。MicroBlaze處理器運行在150MHz時鐘下，可提供125 D-MIPS的性能，這種高效的軟核在本系統(tǒng)中可用于實現處理器功能，實現對計數IP核的配置，以及支撐Xilinx的clockgenerator、Et-hernet等IP核。系統(tǒng)對計數器的實現采用Verilog語言將計數功能編寫為IP核，將其通過FSL總線掛在Microblaze軟核上，以實現計數功能。
2 系統(tǒng)設計實現
計數系統(tǒng)硬件結構如圖3所示，由FPGA、64MB的DDR存儲器、16MB的FLASH存儲器和10M／100M以太物理層(PHY)等組成。系統(tǒng)工作時，由PC機通過網口發(fā)送命令到FPGA，FPGA內部的Microblaze軟核配置計數IP核的工作模式，由FPGA通過兩路BNC接口對外部計數源進行計數，并將數據在DDRRAM內進行緩沖，最終將這些數據通過網口發(fā)送到PC機。
2．2 主要元器件介紹
2．2．1 FPGA芯片及其配置芯片選用
FPGA選用Xilinx公司的Spartan-3E系列XC3S500E，采用先進的90nm制造工藝生產，其器件密度為50萬門。Spartan3系列的FPGA是Xilinx公司專門針對大容量、低成本需求的電子設計而開發(fā)的，可支持多種電平的I／O標準；含有豐富的邏輯資源。XC3S500E具有360kbits的塊RAM、73kbits的分布式RAM、10476個邏輯單元、20個18×18的乘法器和4個DCM時鐘管理模塊。
FPGA的配置芯片選用的是Xilinx公司的在系統(tǒng)可編程配置芯片XCF04S，該芯片可為XC3S500E提供易于使用、成本低且可重復編程的配置數據存貯方法，該芯片支持IEEE1149．1標準的JTAG邊界掃描測試和編程。在本系統(tǒng)設計中，XCF04S主要存放用于引導Microblaze軟核及應用程序的引導代碼。
2．2．2 存儲芯片
系統(tǒng)使用的RAM是Micron Technology公司的DDRSDRAM(MT46V32M16)，是一片容量為512Mbit(32Mx16)的16位總線寬度存儲芯片，用于上電后加載Microblaze軟核代碼和應用程序代碼，以及對計數數據進行緩沖。FLASH芯片是Intel StrataFlash parallel NORFlash，型號為28F256J3，存儲密度為256Mbit，在本系統(tǒng)中用于保存Microblaze軟核代碼和應用程序代碼。
3 功能設計實現
3．1 基于EDK的FPGA軟核Microblaze的應用設計實現
系統(tǒng)設計工具主要采用Xilinx公司的嵌入式開發(fā)套件EDK，它是用于設計嵌入式處理系統(tǒng)的集成解決方案。它包括搭建硬件平臺的XPS和進行軟件配置的SDK。
Microblaze是Xilinx公司推出的32位軟處理器核，支持CoreConnect總線的標準外設集合。MicroBlaze處理器運行在150MHz時鐘下，可提供125 D-MIPS的性能，這種高效的軟核在本系統(tǒng)中可用于實現處理器功能，實現對計數IP核的配置，以及支撐Xilinx的clockgenerator、Et-hernet等IP核。系統(tǒng)對計數器的實現采用Verilog語言將計數功能編寫為IP核，將其通過FSL總線掛在Microblaze軟核上，以實現計數功能。
由于FSL總線是單向的，所以系統(tǒng)中采用了兩條FSL總線，實現Mieroblaze到計數IP核之間的雙向通訊，計數IP核在面對兩條FSL總線時，擔當的分別是MASTER(主)和SLAVE(從)兩種角色。因此，fsloprt．v的代碼應該同時滿足與FSL總線接口的讀和寫時序。讀寫時序如圖8和圖9所示。
3．4 計數IP核和FSL總線的在EDK中的連接實現
為了能使用FSL總線，首先應該在XPS圖形界面中對Microblaze進行配置，在Buses中將Number of FSL Links設置為1。再在IP Catalog中將FSL總線加入到工程中兩次。
在計數IP核編寫后并綜合通過后，將該IP核導入到XPS工程中。
在XPS中，分別對Microblaze和計數IP核的MFSL和SFSL進行連接，將Microblaze的MFSL端連接到計數IP核的SFSL端，反之將計數IP核的MFSL端連接到Microblaze的SFSL端。并在system．mhs中進行如下配置：
由于從計數IP到Microblaze方向數據量較大，所以對FSL總線的深度進行了配置，如上述代碼中，PARAMETERC_FSL_DEPTH=128，被配置為128級深度。
4 結論
在系統(tǒng)的設計中，光子計數IP核與Mieroblaze軟核之間通過FSL總線進行通訊，并且對FSL總線上的FIFO緩沖進行了深度擴充，大大增強了光計數數據的傳輸可靠性。由于系統(tǒng)將門光子計數的三種模式，以IP核的方式實現，相對于市場上商用的計數器來說，實現方式靈活，易于配置和擴展，這種方式為門光子其他可能潛在的計數需求留下了擴展的基礎，并具有較低的設計和生產成本。