??? 摘? 要: 受模擬電路人工設(shè)計(jì)啟發(fā),以MOSFET電路為例提出一種模擬電路的自動(dòng)化設(shè)計(jì)方法。首先以MOSFET的理想模型為基礎(chǔ),利用遺傳算法(GA)產(chǎn)生電路拓?fù)?/a>并優(yōu)化其參數(shù);然后用實(shí)際元件替換其理想模型,通過少量調(diào)整即可得到最終電路。GA在電路拓?fù)渖珊蛥?shù)優(yōu)化方面具有優(yōu)勢(shì),理想模型可有效縮小算法的搜索空間,因而所提方法在最優(yōu)電路拓?fù)渖珊图涌祀娐吩O(shè)計(jì)速度兩方面具有更為明顯的優(yōu)勢(shì)。通過對(duì)三次方運(yùn)算電路的設(shè)計(jì),證實(shí)了所提方法的有效性。?
??? 關(guān)鍵詞: 設(shè)計(jì)自動(dòng)化;模擬電路;遺傳算法;理想元件?
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??? 近年來,由于器件工藝水平的提高和電路設(shè)計(jì)技術(shù)的改進(jìn),模擬集成電路得到了迅猛發(fā)展,并被廣泛應(yīng)用于工廠自動(dòng)化、辦公室自動(dòng)化、家庭自動(dòng)化以及高精尖軍事裝備中。然而,對(duì)于模擬電路的自動(dòng)化設(shè)計(jì),由于電路品種繁多、線路復(fù)雜、工藝難度大,其EDA方法與工具的研究和開發(fā)還遠(yuǎn)遠(yuǎn)落后于數(shù)字電路[1-2]。雖然目前對(duì)模擬電路的自動(dòng)化設(shè)計(jì)進(jìn)行了大量研究,但它們并不盡善盡美。文獻(xiàn)[3-5]提出了一些無需任何初始信息的模擬電路自動(dòng)設(shè)計(jì)方法,但計(jì)算量大,難以得到滿足要求的電路,即使偶爾得到,電路的結(jié)構(gòu)也相當(dāng)難以理解;文獻(xiàn)[6-7]在預(yù)先對(duì)電路拓?fù)渥鞒瞿承┫拗频那闆r下,研究了模擬電路的自動(dòng)化設(shè)計(jì)方法。雖然其搜索空間有所縮小,但電路規(guī)模仍然龐大,有時(shí)晶體管間還存在一些不必要的連接,其設(shè)計(jì)效率并不高。?
??? 經(jīng)驗(yàn)豐富的模擬電路設(shè)計(jì)人員的設(shè)計(jì)通常由兩步構(gòu)成,即首先用理想化模型表示實(shí)際元件(如用電壓控制電流源表示晶體管),并設(shè)計(jì)出電路,然后用實(shí)際元件替換理想模型,并通過少量的調(diào)整工作完成最終電路的設(shè)計(jì)。受此啟發(fā),本文提出一種基于元件理想模型和遺傳算法的模擬電路自動(dòng)化設(shè)計(jì)方法。該方法仍采用兩步式設(shè)計(jì)策略,首先利用實(shí)際元件的理想模型及其參數(shù)構(gòu)成基因編碼,然后由遺傳算法產(chǎn)生電路拓?fù)洳?yōu)化電路參數(shù),最后通過理想模型的替換和實(shí)際元件工作點(diǎn)的確定、供電調(diào)整、尺寸優(yōu)化等,得到最終設(shè)計(jì)的模擬電路。由于遺傳算法具有生成電路拓?fù)浜蛢?yōu)化電路參數(shù)的功能,而基于理想模型的編碼方法可有效縮小算法的搜索空間。因此該方法具有如下優(yōu)勢(shì):(1)既能生成合理的電路拓?fù)?又能確保最終電路性能最優(yōu);(2)所需設(shè)計(jì)時(shí)間短,設(shè)計(jì)速度快。需要注意的是,雖然本文僅以MOSFET電路設(shè)計(jì)為例進(jìn)行介紹,但所提方法具有普遍性,可以用于雙極型晶體管等其他模擬電路的設(shè)計(jì)。?
1 MOSFET的理想化模型?
??? MOSFET包括N型和P型兩種,其電路模型不同。對(duì)于N型MOSFET,其漏極電流ID為:?
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式中,VGS為柵源電壓,Kn為跨導(dǎo),VTHN為N型MOSFET開啟電壓。一般VTHN恒定不變,而VGS可表示為直流分量VGSQ(工作點(diǎn)處柵源電壓)與信號(hào)分量vgs的疊加,即VGS=vgs+VGSQ,因而:?
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其中,IDQ為直流分量,id為信號(hào)分量,并且:?
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(3)式中,an=Kn/2,gmn是N型MOSFET在ID=IDQ處跨導(dǎo),gmn=Kn(VGSQ-VTHN)。?
??? 根據(jù)id計(jì)算式,顯然N型MOSFET的理想模型可表示為圖1(a),圖中rdn是N型MOSFET在ID=IDQ處的輸出電阻。?
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??? 而對(duì)于P型MOSFET,在VGS=vgs+VGSQ時(shí),其漏極電流ID為:?
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其中,Kp、VTHP分別是P型MOSFET的跨導(dǎo)和開啟電壓,并且ID的直流分量IDQ和信號(hào)分量id分別為:?
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式中,ap=Kp/2,gmp為ID=IDQ處的跨導(dǎo),gmp=Kp(-VGSQ-VTHP)。同理,根據(jù)式(4)得到P型MOSFET的理想模型如圖1(b),Rdp為P型MOSFET在ID=IDQ處的輸出電阻。?
??? 從式(2)和式(4)可知,在輸入信號(hào)vgs較大時(shí),由于存在
,因而MOSFET模型為非線性,其非線性嚴(yán)重程度由a(an和ap)決定;如果輸入信號(hào)vgs較小,以至于項(xiàng)可忽略不計(jì)時(shí),MOSFET模型為線性,并且N型和P型MOSFET模型形式也相同。另外,在后面電路設(shè)計(jì)中,為了減少模型參數(shù)個(gè)數(shù),縮小GA搜索空間,只用gm(gmn和gmp)作為MOSFET模型參數(shù),而取rd(rdn和rdp)、a(an和ap)為固定常數(shù)值。但值得注意的是,設(shè)計(jì)時(shí)必須為a選擇一個(gè)適當(dāng)?shù)闹?以滿足線性和非線性電路設(shè)計(jì)的要求。?
2 基于理想模型和GA的模擬電路自動(dòng)設(shè)計(jì)?
??? 基于理想模型和GA的模擬電路設(shè)計(jì)包括電路拓?fù)渖珊屠硐肽Ｐ吞鎿Q兩個(gè)步驟。電路拓?fù)渖砂ㄉ珊侠淼碾娐吠負(fù)浜屠硐肽Ｐ蛥?shù)的優(yōu)化;而理想模型的替換,除用實(shí)際元件替換理想模型外,還主要涉及MOSFET的工作點(diǎn)確定、供電調(diào)整以及尺寸優(yōu)化等問題。?
2.1 基于理想模型和GA的電路拓?fù)渖?/STRONG>?
??? 為確保所生成電路拓?fù)浜侠?模型參數(shù)最優(yōu),本文利用遺傳算法(GA)生成電路拓?fù)洹?
??? GA是一種模仿生物遺傳和自然選擇機(jī)理的優(yōu)化搜索算法,它將遺傳操作(復(fù)制、交叉和變異)作用于染色體,再基于適應(yīng)度值評(píng)價(jià)選擇染色體,使得那些具有良好適應(yīng)性的染色體有更多的繁殖機(jī)會(huì)。算法步驟主要涉及到染色體編碼、個(gè)體適應(yīng)度監(jiān)測(cè)與評(píng)估、遺傳算子等。下面介紹模擬電路設(shè)計(jì)中的這些問題。?
??? (1)電路拓?fù)渖傻娜旧w編碼?
??? 這里用一個(gè)染色體代表一種電路拓?fù)?包括MOSFET模型的連接方式及模型參數(shù)。為避免管與管之間的無效連接,規(guī)定MOSFET間可采用5種連接方式,如圖2。使用不同符號(hào)對(duì)這5種連接進(jìn)行表示,并允許各連接符可攜帶2個(gè)參數(shù)(即前后MOSFET模型的gm),于是可引入Candida Ferreira的ET(Express Tree)編碼方法[8-9],對(duì)電路拓?fù)?染色體)進(jìn)行編碼。?
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??? (2)染色體的適應(yīng)度?
??? 染色體的適應(yīng)度是評(píng)價(jià)各染色體好壞的指標(biāo)。由于MOSFET模型針對(duì)信號(hào)而建立,因此本文應(yīng)用那些只與信號(hào)有關(guān)的電路特性作為GA算法的適應(yīng)度函數(shù),如增益、輸入阻抗等。而各染色體的適應(yīng)度值由其內(nèi)部所用連接符及參數(shù)決定,即根據(jù)該染色體對(duì)應(yīng)電路的連接方式及其中各MOSFET模型的gm參數(shù),可以計(jì)算得到其適應(yīng)度值(對(duì)應(yīng)電路的特性),據(jù)此進(jìn)行該染色體好壞的評(píng)價(jià)。?
??? (3)電路參數(shù)gm的搜索優(yōu)化以及染色體的遺傳操作?
??? 從染色體的編碼可知每個(gè)染色體包含MOSFET模型的連接方式及模型參數(shù),這兩部分在GA算法中采用了不同優(yōu)化策略。對(duì)于MOSFET模型的連接,采用交叉和變異兩種遺傳算子進(jìn)行,具體操作方法如圖3所示,其中變異操作又分為插入、添加、刪除三種。對(duì)于模型參數(shù)gm的優(yōu)化,采用爬山法進(jìn)行搜索尋優(yōu),以確保各染色體的適應(yīng)度值能快速收斂至最優(yōu)。?
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電路拓?fù)涞纳伤惴ㄈ鐖D4,它包括電路拓?fù)涞某跏茧S機(jī)產(chǎn)生、gm的搜索優(yōu)化、染色體個(gè)體選擇及其遺傳操作、個(gè)體再生等步驟。一般而言,gm搜索優(yōu)化、個(gè)體選擇、遺傳操作及再生需要重復(fù)若干次,方可得到基本滿足要求的電路拓?fù)?。另?算法對(duì)于染色體個(gè)體的選擇,采用的是精英選擇機(jī)制。?
2.2 理想模型的MOSFET替換?
??? 在應(yīng)用GA和理想模型生成電路拓?fù)浜?為得到實(shí)際所需模擬電路,必須將電路拓?fù)渲欣硐肽Ｐ陀脤?shí)際MOSFET進(jìn)行替換。替換后,實(shí)際電路可能在工作點(diǎn)、供電、元件尺寸等方面還存在沖突,因而替換工作涉及對(duì)這些問題的解決。?
??? (1)各MOSFET工作點(diǎn)的確定方法?
??? 對(duì)于N型MOSFET,根據(jù)式(3)中g(shù)mn=Kn(VGSQ-VTHN)和IDQ=Kn/2(VGSQ-VTHN)2,可計(jì)算其工作點(diǎn):?
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??? 對(duì)于P型MOSFET,根據(jù)式(5)中g(shù)mp=Kn(-VGSQ+VTHP)和IDQ=-Kp/2×(VGSQ+VTHP)2,得其工作點(diǎn)為:?
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??? (2)電路的供電調(diào)整?
??? 在理想模型被替換并且確定好工作點(diǎn)后,電路中有些MOSFET在供電上可能還存在沖突現(xiàn)象,此時(shí)必須對(duì)供電電源予以調(diào)整。例如,在圖5(a)中,對(duì)于M1、M2兩個(gè)MOSFET,雖然按式(6)或式(7)可得到VGSQ1和VGSQ2,但(VGSQ1+VGSQ2)并不一定完全等于VDD,因此用增加偏置電壓Vshift來滿足VGSQ1+VGSQ2+Vshift=VDD;對(duì)于圖5(b),同樣可能存在IDQ1≠IDQ2,此時(shí)必須增加偏置電流Ishift,且使Ishift=IDQ1-IDQ2。?
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??? (3)元件尺寸優(yōu)化?
??? 通過以上步驟,雖然已經(jīng)可以設(shè)計(jì)出模擬電路,但是它們是在假定rd(rdn和rdp)、a(an和ap)或K(Kn和Kp)為常值的情況下設(shè)計(jì)的。而實(shí)際MOSFET的這些參數(shù),因尺寸等原因而常偏離于設(shè)計(jì)用常值,導(dǎo)致電路實(shí)際性能與預(yù)期性能間偏差的產(chǎn)生。為減少這種偏差,必須利用優(yōu)化工具對(duì)實(shí)際元件進(jìn)行優(yōu)化。目前,元件的優(yōu)化工具已有多種,如BELL實(shí)驗(yàn)室的BLADES、美國加州大學(xué)的CAMP等,借助這些優(yōu)化工具通常都能獲得滿意的優(yōu)化效果。?
3 設(shè)計(jì)實(shí)例?
??? 為驗(yàn)證以上所提方法,設(shè)計(jì)了一個(gè)三次方運(yùn)算電路。要求的三次方運(yùn)算為:?
??? IOUT=H×IIN(IIN-I0)(IIN+I0)?
其中,IIN為MOSFET電路的輸入電流;I0為固定偏置電流;H是決定輸出電流大小的常數(shù),單位為[A-2]。在設(shè)計(jì)中,選定的參數(shù)值有:?
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??? 執(zhí)行上文中電路拓?fù)渖伤惴?執(zhí)行至第32代,得到此時(shí)的最好電路如圖6(a),用實(shí)際MOSFET替換其中理想模型,得到如圖6(b)所示的實(shí)際電路。圖6(b)中,M10～M15提供直流電流偏置,V1～V4提供直流電壓偏置。圖6(c)給出了替換前、替換后及優(yōu)化后各階段該電路的電流輸入輸出關(guān)系,而圖6(d)是它們相對(duì)于理想輸出電流的偏差。從圖中可以看到,用MOSFET替換理想模型后,實(shí)際輸出電流與理想輸出電流間的偏差有所增大,經(jīng)分析,原因在于參數(shù)K=2a,rd與實(shí)際值之間的差異以及級(jí)間存在的漂移。借助CAMP優(yōu)化器對(duì)圖6(b)電路進(jìn)行優(yōu)化,得到圖中優(yōu)化前后的元件尺寸(其中括號(hào)內(nèi)是優(yōu)化前尺寸)。尺寸優(yōu)化后電路的實(shí)際輸出電流如圖6(c)中實(shí)線(c)所示,這時(shí)已看不出它與理想輸出電流之間的差別,即兩者基本完全吻合。
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??? 根據(jù)人工設(shè)計(jì)經(jīng)驗(yàn),本文提出了一種基于理想模型和遺傳算法的模擬電路自動(dòng)設(shè)計(jì)方法。設(shè)計(jì)分為電路拓?fù)渥詣?dòng)生成和晶體管理想模型替換兩個(gè)步驟,它利用遺傳操作生成電路拓?fù)洳?yōu)化理想模型參數(shù),而理想模型具有較少參數(shù),因而大大縮小了算法的搜索空間,使得所設(shè)計(jì)的電路既具有合理結(jié)構(gòu)和期望性能,同時(shí)該方法能大大減少模擬電路設(shè)計(jì)時(shí)間,加快其設(shè)計(jì)速度。三次方運(yùn)算電路的設(shè)計(jì)實(shí)例,證實(shí)了所提方法的有效性。此外,雖然本文的分析以MOSFET電路為例,但所提方法可應(yīng)用于其他模擬電路的設(shè)計(jì)。?
??? 與自動(dòng)化程度相當(dāng)高的數(shù)字設(shè)計(jì)相比,模擬設(shè)計(jì)的工具和方法需要依靠設(shè)計(jì)師的知識(shí)、經(jīng)驗(yàn)和直覺。因此,如何在本文提出的方法中融合模擬設(shè)計(jì)師們的設(shè)計(jì)知識(shí)有待進(jìn)一步研究。?
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