傳統(tǒng)的A/D、D/A轉(zhuǎn)換器常采用單純的電阻網(wǎng)絡(luò)設(shè)計(jì)，其優(yōu)點(diǎn)是對(duì)采樣率要求不高。由于A/D轉(zhuǎn)換器精度的提高,傳統(tǒng)的轉(zhuǎn)換器在深亞微米工藝下很難實(shí)現(xiàn)。Σ-ΔADC是一種基于由Inose和Yasuda在1962年提出的Σ-Δ噪聲整形技術(shù)的過(guò)采樣型A/D轉(zhuǎn)換器，通過(guò)速度換取精度, 降低了對(duì)電路性能的要求, 是實(shí)現(xiàn)高精度ADC的一種有效方式[1]。由于Σ-Δ調(diào)制器具有的噪聲整形作用，現(xiàn)代集成微加速度計(jì)越來(lái)越多采用Σ-Δ調(diào)制器來(lái)實(shí)現(xiàn)一個(gè)模數(shù)轉(zhuǎn)換過(guò)程，實(shí)現(xiàn)數(shù)字信號(hào)輸出是未來(lái)智能傳感器必備的條件之一[2]。   
1 一階Δ-Σ調(diào)制器的分析
    圖1所示為一階積分電路，在輸入和反饋通道上加入增益環(huán)節(jié)，同時(shí)也避免了Δ-Σ調(diào)制器模型積分器飽和現(xiàn)象的發(fā)生。這里采用反相積分器，clk1與clk2為一對(duì)非重疊時(shí)鐘脈沖，clk1d為clk1 delay時(shí)鐘，Vcm為虛地。若不考慮反饋，在clk1時(shí)，采樣電容C1上的電荷為Q1=C1×Vin，當(dāng)clk2積分相到來(lái)時(shí)，積分電容C3上的電荷量是Q2=C3×(Vcm-Vout)。

   
2 二階Δ-Σ調(diào)制器的設(shè)計(jì)
    如圖2所示，為二階Δ-Σ調(diào)制器模型。模型包括：信號(hào)源sin wave、增益模塊gain、單位延遲積分unit delay、比較器relay、頻譜分析模塊B-FFT。相對(duì)于非延時(shí)積分器，采用延時(shí)積分器的一個(gè)很大的好處在于運(yùn)

放不

    二階 Δ-Σ需要選擇合適的A/C，改善動(dòng)態(tài)范圍和使輸入積分器飽和的線性度，使輸入積分器的輸入電壓擺幅減小。本文采用軌對(duì)軌輸入的折疊共源共柵放大器，因此積分器輸入范圍為0～5 V，輸出范圍0.3 V～4.7 V。通過(guò)MATLAB建模，使積分器各輸入輸出處在工作范圍內(nèi)，仿真得到各系數(shù)A=0.3，B=0.6，C=0.8，D=0.6。當(dāng)輸入信號(hào)變化快時(shí)，輸出數(shù)字信號(hào)更加密集，進(jìn)行FFT分析，仿真得到SNR的結(jié)果為 87 dB。
    圖3為本文設(shè)計(jì)的二階Δ-Σ調(diào)制器的具體電路框圖。由開(kāi)關(guān)電容積分器、鎖存比較器和1位D/A組成。表1表述了該電路的時(shí)序工作狀態(tài)。當(dāng)nT時(shí)刻clk1導(dǎo)通時(shí)，第一級(jí)積分器的采樣電容C1對(duì)Vin(nT)電壓采樣，此時(shí)，第二級(jí)積分器采樣電容C4對(duì)Vo1[(n-1)T]進(jìn)行采樣，鎖存比較器將數(shù)據(jù)QB[(n-2)T]輸出。當(dāng)clk2導(dǎo)通時(shí)，第一級(jí)積分器積分，得到Vo1(nT)，第二級(jí)積分器積分得到Vo2[(n-1)T]，同時(shí)鎖存比較器對(duì)積分輸出電壓Vo2[(n-1)T]進(jìn)行比較，得到Q(n-1)，計(jì)數(shù)器輸入數(shù)據(jù)QB[(n-2)T]。當(dāng)(n+1)T時(shí)刻，clk1導(dǎo)通時(shí)，C1對(duì)Vin[(n+1)T]采樣，C4則對(duì)Vo1(nT)采樣；鎖存比較器將數(shù)據(jù)QB[(n-1)T]輸出；clk2導(dǎo)通時(shí)，第一級(jí)積分器積分，得到Vo1[(n+1)T]，第二級(jí)積分器積分得到Vo2(nT)，同時(shí)鎖存比較器對(duì)積分輸出電壓Vo2(nT)進(jìn)行比較，得到Q(n)，計(jì)數(shù)器輸入數(shù)據(jù)QB[(n-1)T]。由此可知，從信號(hào)輸入到調(diào)制器輸出QB，信號(hào)延遲了兩個(gè)周期。

    一位D/A反饋，采用開(kāi)關(guān)電容結(jié)構(gòu)實(shí)現(xiàn)。當(dāng)?shù)诙?jí)積分器的輸出大于Vcm的時(shí)候，比較器的輸出Q=1，QB=0。當(dāng)控制時(shí)鐘的采樣相clk1到達(dá)時(shí)，clk1d&Q=1，電容C3被充電到Vref+。當(dāng)積分相clk2到達(dá)時(shí)，儲(chǔ)存在C3上的電荷，被傳送到放大器負(fù)輸入端，與C1上的電荷相減以后，進(jìn)行積分，使得積分器的輸出下降。反之，當(dāng)比較器輸出Q=0，QB=1時(shí)，電容C3被充電到Vref-，當(dāng)積分相到達(dá)時(shí)，電荷相加積分后，使積分器的輸出上升。這樣就完成了1位D/A的轉(zhuǎn)換，系統(tǒng)形成了負(fù)反饋，使得數(shù)字輸出如影隨形地跟隨模擬輸入。  
3 二階Δ-Σ A/D調(diào)制器的仿真
    CMOS溫度傳感模塊將溫度信號(hào)轉(zhuǎn)換成與之對(duì)應(yīng)的電壓信號(hào),并經(jīng)過(guò)電平移位，增強(qiáng)其驅(qū)動(dòng)能力。轉(zhuǎn)換得到的電壓信號(hào)進(jìn)入二階Δ-Σ調(diào)制器，鎖存比較器得到的數(shù)字信號(hào)再進(jìn)入14 bit計(jì)數(shù)器進(jìn)行計(jì)數(shù)。靜態(tài)仿真波形如圖4，在25 ℃下，溫度傳感模塊輸出電壓經(jīng)過(guò)電平移位后VTOUT=2.6 V，即為二階Δ-Σ調(diào)制器的輸入。 

    動(dòng)態(tài)仿真采用了頻譜分析FFT法，仿真條件為：輸入正弦信號(hào)頻率為800 Hz，幅值為0.4 V，得到系統(tǒng)總的輸入輸出波形的SPICE仿真波形如圖5所示。在輸入信號(hào)平衡點(diǎn)附近的區(qū)間，輸出信號(hào)變化比較快，而在輸入信號(hào)接近于最大值時(shí)，輸出信號(hào)變化較慢。這正是由Δ-Σ調(diào)制器是對(duì)前后兩個(gè)采樣值之差進(jìn)行量化引起的，因?yàn)樵谄胶恻c(diǎn)附近，輸入信號(hào)變化很快，而在最大值附近輸入信號(hào)變化相對(duì)緩慢。根據(jù)輸出的仿真結(jié)果，利用HSPICE編寫(xiě)FFT的網(wǎng)表對(duì)調(diào)制器的輸出信號(hào)進(jìn)行FFT處理，以求得該系統(tǒng)的信噪比。求得的輸出信號(hào)的功率譜密度如圖6?？梢缘玫皆撓到y(tǒng)的信噪比SNR為82 dB，有效位數(shù)?？梢钥吹紿SPICE的仿真結(jié)果與Matlab中的仿真結(jié)果SNR=87 dB不同，這是由于Δ-Σ 調(diào)制器的非理想特性造成，如時(shí)鐘抖動(dòng)、開(kāi)關(guān)噪聲、積分器有限帶寬和飽和電平等。

    智能溫度傳感芯片集成了帶隙基準(zhǔn)電壓電路、偏置電路和控制時(shí)鐘產(chǎn)生電路等外圍模塊。利用Matlab simulink對(duì)二階Δ-Σ調(diào)制模塊進(jìn)行建模、仿真和參數(shù)設(shè)定；采用軌對(duì)軌折疊式共源共柵放大器增大信號(hào)輸入范圍；并利用正反饋的高速鎖存比較器，提高了轉(zhuǎn)換速度。應(yīng)用Cadence和HSpice仿真工具對(duì)系統(tǒng)進(jìn)行了仿真，并從仿真結(jié)果來(lái)看，其信噪比為 82 dB，精度可以達(dá)到14 bit，測(cè)溫動(dòng)態(tài)范圍為-50 ℃～150 ℃。在完成電路設(shè)計(jì)的基礎(chǔ)上，應(yīng)用Cadence的Vituoso Layout Editor完成了系統(tǒng)的所有版圖設(shè)計(jì)，通過(guò)了基本的版圖驗(yàn)證，證明其符合生產(chǎn)流片的要求，并進(jìn)行樣片的生產(chǎn)，已經(jīng)成功流片和測(cè)試。
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