文獻標識碼： A
文章編號： 0258-7998(2012)11-0066-04
隨著無線通信及生物傳感器技術的高速發(fā)展，無線體域網WBAN（Wireless Body Area Network）以無線方式將人體體表或體內的傳感器組成一個用以數(shù)據傳輸?shù)亩叹嚯x網絡。WBAN是無線通信、生物電子及信號傳感等學科的交叉應用，目前主要應用于遠程醫(yī)療監(jiān)護、軍事及電子娛樂等領域[1-2]。典型的WBAN由一個中央節(jié)點及各離散的網絡節(jié)點組成。圖1所示為WBAN的應用框架[3]，作為下層網絡的WBAN通過中央節(jié)點對各傳感器節(jié)點進行數(shù)據收集及控制。傳感器節(jié)點（特別是植入式設備）能量有限且難以補充，同時又需要長時間工作，因而要求微型化（微米級）和超低功耗（微瓦級）。穩(wěn)定性、抗噪性、集成度及功耗的平衡是其器件實現(xiàn)的主要技術難點。
Δ-Σ調制器是網絡節(jié)點中無線收發(fā)器的關鍵部件，主要為鎖相環(huán)小數(shù)頻率合成器提供動態(tài)小數(shù)分頻值，同時將量化噪聲推到高頻段，配合鎖相環(huán)回路的低通濾波器實現(xiàn)噪聲抑制。MASH(Multi-stAge noise SHaping)型Δ-Σ調制器具有高穩(wěn)定性、低功耗及易于實現(xiàn)等特點，適用于微型化及超低功耗的應用領域。德州儀器、三星等主要的半導體公司都生產用于小數(shù)頻率合成器的MASH型Δ-Σ調制器，雖然都基于微米級工藝，但功耗高達780 mW，且尺寸較大，無法用于WBAN中無線收發(fā)器的設計。WBAN中的Δ-Σ調制器必須改進工藝，進行定制化設計。
除了改進制造工藝外，還必須對MASH 型Δ-Σ調制器的結構和參數(shù)做進一步的優(yōu)化。Δ-Σ調制器是一個有限狀態(tài)機，常數(shù)輸入使輸出周期化，從而引入量化噪聲[4]。同時，當累加器的位寬達到一定寬度后，字長的增加對雜散抑制效果的提高不明顯，卻造成硬件開銷及功耗上的浪費。選擇合適的累加器位寬和量化噪聲抑制技術，優(yōu)化調制器的結構是網絡節(jié)點中無線收發(fā)器設計的關鍵步驟。作為階段性研究，本文針對MASH結構Δ-Σ調制器在不同累加器位寬和量化噪聲抑制方法下的分頻結果、噪聲抑制性能、核心尺寸及功耗進行對比分析，并在90 nm CMOS工藝下予以實現(xiàn)。
1 系統(tǒng)架構
圖2是基于Δ-Σ調制器的小數(shù)鎖相環(huán)頻率綜合器框圖。綜合器主要由外部晶振、鑒相器、低通濾波器、壓控振蕩器、多模分頻器及Δ-Σ調制器等部件組成。電路利用環(huán)路的窄帶跟蹤與同步特性將壓控振蕩器輸出（fout）與外部參考時鐘（fref）的相位保持同步，組成一個相位負反饋系統(tǒng)，鎖定輸出頻率[5]。當環(huán)路鎖定時，壓控振蕩器輸出與外部參考時鐘的關系可表示為：
在實現(xiàn)上，首級累加器的X端輸入對應調制器的輸入x，累加結果作為量化誤差延遲一個時鐘周期后作為Y端輸入再與X相加。累加器的溢出位對應調制器的輸出y，若當前累加結果大于其模(2n，n為累加器位長)時，溢出值為1，否則為0。當X端輸入為常數(shù)A時，累加器在2n個fdiv周期內將溢出A次，溢出值在時間平均上等于小數(shù)分頻比A/2n。如圖3所示，Δ-Σ調制器的輸入為常數(shù)A，即小數(shù)分頻比的分子。在fdiv的每一個上升沿，首級累加器對A進行累加，累加結果延時后賦給下一級繼續(xù)累加。各級累加器的溢出位在噪聲推移電路中合并為3 bit輸出ΔN，對應十進制范圍為{-3, -2, -1, 0, 1, 2, 3, 4}。ΔN與原整數(shù)分頻比N相加后作為多模分頻器的分頻比，使其在{N-3, N-2, N-1, N, N+1, N+2, N+3, N+4}范圍內變化，在時間平均意義上實現(xiàn)分頻比為（N+A/2n）的小數(shù)分頻。例如，假設累加器位長n=15 bit(2n=32 768)，要實現(xiàn)的分頻比為60.25，則N=60、A=8 192(32 768×0.25)。
3 量化噪聲抑制技術
小數(shù)分頻技術有效解決了整數(shù)分頻中小頻率步進和高參考頻率之間的矛盾，提高了頻率綜合器的分辨率。但同時，常數(shù)輸入使Δ-Σ調制器的輸出周期化，從而引入量化噪聲，使系統(tǒng)的輸出頻譜導致壓控振蕩器的輸出產生小數(shù)雜散。
小數(shù)雜散的消除主要通過打亂Δ-Σ調制器輸出的周期性以抑制量化噪聲來實現(xiàn)。方法有兩種：一種方法是在Δ-Σ調制器輸入加入一個均值為零的抖動序列，使輸入不再是常數(shù)。偽隨機序列PRBS（Pseudo-Random Bit Sequences）可產生一個均值為零的±1序列與輸入A相加后作為Δ-Σ調制器的輸入[6]。另一種方法是改變Δ-Σ調制器的內部結構或初始狀態(tài)，從而延長輸出序列的周期。通過預置首級累加器的最低有效位LSB（Least Significant Bit）為1，可有效延長輸出序列的周期，抑制量化噪聲。累加器的位寬也是影響量化噪聲抑制性能的關鍵因素，當位寬達到一定寬度后，位寬的再增加對量化噪聲抑制效果的改善并不明顯，反而帶來硬件開銷和功耗的浪費。因此，累加器的位寬必須通過實驗確定。
4 實驗結果及分析
4.1 分頻輸出結果
圖4的MASH 1-1-1型Δ-Σ調制器使用Verilog硬件設計語言描述，并在Synopsys VCS-MX環(huán)境中基于TSMC 90 nm CMOS工藝進行綜合及邏輯功能仿真。以文本的形式保存調制器的分頻輸出結果并將其讀入Matlab進行數(shù)據分析。實驗中，fdiv=50 MHz，累加器的位寬n=16，即累加器的模為2n=65 536。輸入常數(shù)A=25 800，分頻比為25 800/65 536=0.393 5。10 000個計算周期內Δ-Σ調制器分頻輸出的統(tǒng)計數(shù)據如圖4所示。10 000個周期內實際小數(shù)分頻比為0.393 1，接近理論分頻比。隨著計算周期的增加，實際分頻比的值將更接近理論分頻比。
特別地，當輸入A=32 768(即小數(shù)分頻比為0.500 0)時，Δ-Σ調制器輸出序列的周期最短，量化噪聲最明顯。將Δ-Σ調制器的輸出結果導入Matlab進行傅里葉分析，其輸出頻譜如圖5所示。從圖中可以看出，Δ-Σ調制器對低頻段噪聲的增益達-52.6 dB，量化噪聲的功率大部分被搬移到高頻段，頻譜帶有明顯的毛刺(即量化噪聲)。
4.2 量化噪聲的抑制及累加器位長的選擇
量化噪聲可采用±1抖動序列和預設累加器LSB兩種方法進行抑制。同時，為了選擇最佳累加器位寬，實驗中使用不同位長的累加器，分別針對±1抖動及預設累加器LSB兩種量化噪聲抑制方法設計Δ-Σ調制器，并進行噪聲抑制性能、集成度及功耗的對比分析。設計使用Synopsys Design Compiler工具對Δ-Σ調制器的Verilog代碼進行RTL（Register To Logic）級綜合，RTL網表導入Cadence Encounter工具進行布局布線。
實驗中，小數(shù)分頻比為0.500 0，使量化噪聲最大。累加器的位寬按照1 bit步長從5 bit增至24 bit。圖6和圖7分別是使用±1抖動及預設累加器LSB方法，在累加器位長為5 bit、10 bit、15 bit和20 bit時，調制器的輸出頻譜。從圖6可知，采用±1抖動方法的Δ-Σ調制器在累加器位寬為5 bit時對低頻噪聲的增益達-40 dB，量化噪聲比較嚴重；在10 bit和15 bit時下降到-55 dB，量化噪聲明顯得到抑制，頻譜變得平滑；而在位寬為20 bit時，抑制性能的改善并不明顯。對于圖7，采用預設累加器LSB方法的Δ-Σ調制器在累加器位寬為15 bit時，量化噪聲的抑制性能較為理想；在20 bit時頻譜開始惡化。實驗結果說明，累加器的位寬直接影響Δ-Σ調制器的量化噪聲抑制性能，位寬過小(<5)或過大(>20)會導致Δ-Σ調制器量化噪聲抑制性能的惡化或系統(tǒng)資源的浪費。
為了進一步研究適當?shù)牧炕肼曇种品椒袄奂悠魑粚?，實驗對?amp;Delta;-Σ調制器的核心尺寸及功耗進行對比分析。圖8和圖9分別是兩種量化噪聲抑制方法在5 bit~24 bit字長累加器下MASH 1-1-1型Δ-Σ調制器核心尺寸(die size)及功耗的數(shù)據對比圖。
±1抖動電路需要多個移位寄存器級聯(lián)，復雜性較高，導致Δ-Σ調制器的核心尺寸較大和功耗較高。累加器初始化電路相對簡單，但能有效延長輸出序列的周期，抑制量化噪聲，并在核心尺寸及功耗上具有明顯優(yōu)勢，符合WBAN微型化及低功耗的設計要求。通過比較實驗數(shù)據可知，當累加器的位寬為15 bit時，采用預設累加器LSB方法的MASH 1-1-1型Δ-Σ調制器對低頻噪聲抑制增益達-54 dB，量化噪聲抑制明顯，其器件核心尺寸為40.5 μm×45 μm，功耗為34 μW，在噪聲性能、集成度及功耗上達到較為優(yōu)化的平衡。
Δ-Σ調制器是WBAN傳感器節(jié)點中PLL小數(shù)頻率合成模塊的關鍵部件。本文通過對比不同設計方法下MASH 1-1-1型Δ-Σ調制器，證明基于15 bit累加器和預設累加器LSB技術的MASH 1-1-1型Δ-Σ調制器在量化噪聲抑制性能、集成度及功耗上達到較為優(yōu)化的平衡，滿足無線人體局域網應用中對器件的微型化及超低功耗要求。作為WBAN傳感器節(jié)點中無線收發(fā)器設計的關鍵步驟，該階段性研究具有重要的參考價值。
參考文獻
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