1 引言
CPLD(Complex programmable Logic Device,復(fù)雜可編程邏輯器件)和FPGA(Field programmable Gates Array,現(xiàn)場可編程門陣列)都是可編程邏輯器件,它們是在PAL、GAL等邏輯器件基礎(chǔ)上發(fā)展起來的。同以往的PAL、GAL相比,F(xiàn)PGA/CPLD的規(guī)模比較大,適合于時序、組合等邏輯電路的應(yīng)用。它可以替代幾十甚至上百塊通用IC芯片。這種芯片具有可編程和實現(xiàn)方案容易改動等特點。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存放在磁盤、ROM、PROM、或EPROM中,因而在可編程門陣列芯片及外圍電路保持不動的情況下,換一塊EPROM芯片,就能實現(xiàn)一種新的功能。它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及實時在檢驗等優(yōu)點,因此,可廣泛應(yīng)用于產(chǎn)品的原理設(shè)計和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件。
在現(xiàn)代電子系統(tǒng)中,數(shù)字系統(tǒng)所占的比例越來越大。系統(tǒng)發(fā)展的越勢是數(shù)字化和集成化,而CPLD/FPGA作為可編程ASIC(專用集成電路)器件,它將在數(shù)字邏輯系統(tǒng)中發(fā)揮越來越重要的作用。
在數(shù)字邏輯電路設(shè)計中,分頻器是一種基本電路。通常用來對某個給定頻率進行分頻,以得到所需的頻率。整數(shù)分頻器的實現(xiàn)非常簡單,可采用標準的計數(shù)器,也可以采用可編程邏輯器件設(shè)計實現(xiàn)。但在某些場合下,時鐘源與所需的頻率不成整數(shù)倍關(guān)系,此時可采用小數(shù)分頻器進行分頻。比如:分頻系數(shù)為2.5、3.5、7.5等半整數(shù)分頻器。筆者在模擬設(shè)計頻率計脈沖信號時,就用了半整數(shù)分頻器這樣的電路。由于時鐘源信號為50MHz,而電路中需要產(chǎn)生一個20MHz的時鐘信號,其分頻比為2.5,因此整數(shù)分頻將不能勝任。為了解決這一問題,筆者利用VIDL硬件描述語言和原理圖輸入方式,通過MAX+plus II開發(fā)軟件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整數(shù)分頻器電路的設(shè)計。
2 小數(shù)分頻的基本原理
小數(shù)分頻的基本原理是采用脈沖吞吐計數(shù)器和鎖相環(huán)技術(shù)先設(shè)計兩個不同分頻比的整數(shù)分頻器,然后通過控制單位時間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。如設(shè)計一個分頻系數(shù)為10.1的分頻器時,可以將分頻器設(shè)計成9次10分頻,1次11分頻,這樣總的分頻值為:
F=(9×10+1×11)/(9+1)=10.1
從這種實現(xiàn)方法的特點可以看出,由于分頻器的分頻值不斷改變,因此分頻后得到的信號抖動較大。當分頻系數(shù)為N-0.5(N為整數(shù))時,可控制扣除脈沖的時間,以使輸出成為一個穩(wěn)定的脈沖頻率,而不是一次N分頻,一次N-1分頻。
圖2 模3計數(shù)器仿真波形
3 電路組成
分頻系數(shù)為N-0.5的分頻器電路可由一個異或門、一個模N計數(shù)器和一個二分頻器組成。在實現(xiàn)時,模N計數(shù)器可設(shè)計成帶預(yù)置的計數(shù)器,這樣可以實現(xiàn)任意分頻系數(shù)為N-0.5的分頻器。圖1給出了通用半整數(shù)分頻器的電路組成。
采用VHDL硬件描述語言,可實現(xiàn)任意模N的計數(shù)器(其工作頻率可以達到160MHz以上),并可產(chǎn)生模N邏輯電路。之后,用原理圖輸入方式將模N邏輯電路、異或門和D觸發(fā)器連接起來,便可實現(xiàn)半整數(shù)(N-0.5)分頻器以及(2N-1)的分頻。
4 半整數(shù)分頻器設(shè)計
現(xiàn)通過設(shè)計一個分頻系數(shù)為2.5的分頻器給出用FPGA設(shè)計半整數(shù)分頻器的一般方法。該2.5分頻器由模3計數(shù)器、異或門和D觸發(fā)器組成。
圖3 2.5分頻器電路原理圖
4.1 模3計數(shù)器
該計數(shù)器可產(chǎn)生一個分頻系數(shù)為3的分頻器,并產(chǎn)生一個默認的邏輯符號COUNTER3。其輸入端口為RESET、EN和CLK;輸出端口為QA和QB。下面給出模3計數(shù)器VHDL描述代碼:
library ieee;
use ieee.std-logic-1164.all;
use ieee.std-logic-unsigned.all;
entity counter3 is
port(clk,reset,en:in std-logic;
qa,qb:out std-logic);
end counter3;
architecture behavior of counter3 is
signal count:std-logic-vector(1 downto 0);
begin
process(reset,clk)
begin
if reset='1'then
count(1 downto 0)<="00";
else
if(clk 'event and clk='1')then
if(en='1')then
if(count="10")then
count<="00";
else
count<=count+1;
end if;
end if;
end if;
end if;
end process;
qa<=count(0);
qb<=count(1);
end behavior;
任意模數(shù)的計數(shù)器與模3計數(shù)器的描述結(jié)構(gòu)完全相同,所不同的僅僅是計數(shù)器的狀態(tài)數(shù)。上面的程序經(jīng)編譯、時序模擬后,在MAX+PLUS II可得到如圖2所示的仿真波形。
4.2 完整的電路及波形仿真
將COUNTER3、異或門和D觸發(fā)器通過圖3所示的電路邏輯連接關(guān)系,并用原理圖輸入方式調(diào)入圖形編輯器,然后經(jīng)邏輯綜合即可得到如圖4所示的仿真波形。由圖中outclk與inclk的波形可以看出,outclk會在inclk每隔2.5個周期處產(chǎn)生一個上升沿,從而實現(xiàn)分頻系數(shù)為2.5的分頻器。設(shè)inclk為50MHz,則outclk為20MHz。因此可見,該電路不僅可得到分頻系數(shù)為2.5的分頻器(outclk),而且還可得到分頻系數(shù)為5的分頻器(Q1)。
5 結(jié)束語
選用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件實現(xiàn)半整數(shù)分頻后,經(jīng)邏輯綜合后的適配分析結(jié)果如表1所列。本例中的計數(shù)器為2位寬的位矢量,即分頻系數(shù)為4以內(nèi)的半整數(shù)值。若分頻系數(shù)大于4,則需增大count的位寬。
選用器件 | I/O延遲時間 | 使用引腳數(shù) | 工作頻率 |
EPF10K10LC844 | 17.7ns | 5/84(5.95%) |
68.02MHz |
表1 半整數(shù)分頻器適配分析結(jié)果