105msps 相關文章(2篇)
-
16 位、105Msps 串行輸出 ADC 節(jié)省 FPGA I/O 引腳
發(fā)表于：4/15/2008 9:19:46 AM
-
16 位、105Msps 低噪聲 ADC 以一半的功率 (1200mW) 實現 81.2dB SNR
發(fā)表于：2/19/2008 2:20:09 PM
Copyright ? 2005-2024 華北計算機系統工程研究所版權所有 京ICP備10017138號-2