基于Verilog HDL的一種絕對值編碼器實時讀出算法
所屬分類：參考設(shè)計
上傳者：aet
文檔大?。?span>492 K
所需積分：0分積分不夠怎么辦？
文檔介紹：針對所設(shè)計的絕對值編碼器讀出電路板，用Verilog HDL設(shè)計了一種絕對值編碼器實時讀出程序。可以將編碼器數(shù)據(jù)讀入FPGA，并將編碼器輸出的普通二進(jìn)制數(shù)據(jù)轉(zhuǎn)換為角度值，最后驅(qū)動液晶顯示屏實時讀出角度值。經(jīng)過測試，該程序能夠穩(wěn)定運行在電路板上，完全滿足編碼器數(shù)據(jù)在液晶顯示屏上的實時讀出。本程序基于模塊化設(shè)計，易于移植。
現(xiàn)在下載
VIP會員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。