專為可編程邏輯設(shè)計(jì)師提供的節(jié)能方案 | |
所屬分類:技術(shù)論文 | |
上傳者:aet | |
文檔大?。?span>234 K | |
標(biāo)簽: CPLD | |
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文檔介紹:隨著政府實(shí)行更為嚴(yán)格的功耗規(guī)定,如何進(jìn)一步降低待機(jī)功耗成為工程師設(shè)計(jì)過(guò)程中需要考慮的一個(gè)重要因素。現(xiàn)代可編程邏輯器件動(dòng)態(tài)電流要求極低,并能在集成了一個(gè)低成本晶振后實(shí)現(xiàn)門控時(shí)鐘網(wǎng)絡(luò),對(duì)降低電子產(chǎn)品的系統(tǒng)功耗有很大的使用價(jià)值。 | |
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