基于FPGA的并行可變長(zhǎng)解碼器的實(shí)現(xiàn) | |
所屬分類(lèi):技術(shù)論文 | |
上傳者:aet | |
文檔大?。?span>226 K | |
所需積分:0分積分不夠怎么辦? | |
文檔介紹:介紹了一種采用并行方式構(gòu)建的多符號(hào)可變長(zhǎng)碼解碼器。該解碼器通過(guò)增加結(jié)構(gòu)的復(fù)雜性和對(duì)硬件資源的占用,換取可變長(zhǎng)碼解碼的高吞吐量。這種結(jié)構(gòu)突破了可變長(zhǎng)碼碼字之間的前向依賴(lài)性,可并行偵測(cè)出Buffer中的所有可能的碼字。采用FPGA實(shí)現(xiàn)了這種結(jié)構(gòu)。 | |
現(xiàn)在下載 | |
VIP會(huì)員,AET專(zhuān)家下載不扣分;重復(fù)下載不扣分,本人上傳資源不扣分。 |
Copyright ? 2005-2024 華北計(jì)算機(jī)系統(tǒng)工程研究所版權(quán)所有 京ICP備10017138號(hào)-2