用Verilog HDL設(shè)計帶有48字節(jié)RAM的日歷時鐘芯片
所屬分類：參考設(shè)計
上傳者：aet
文檔大小：263 K
所需積分：0分積分不夠怎么辦？
文檔介紹：介紹了一種帶有48字節(jié)RAM的日歷時鐘芯片的設(shè)計，該芯片具有振蕩、分頻、可編程的計時計數(shù)、定時鬧響和中斷輸出等功能。該芯片基于Verilog HDL描述，采用模塊化設(shè)計，可擴(kuò)展性好；并利用Synopsys公司的VCS和DC工具分別對設(shè)計進(jìn)行了成功的系統(tǒng)仿真和綜合；同時還簡單介紹了ASIC設(shè)計的整個流程。
現(xiàn)在下載
VIP會員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。