利用異步采樣電路提高SRAM工藝FPGA的設(shè)計(jì)安全性 | |
所屬分類:技術(shù)論文 | |
上傳者:aet | |
文檔大?。?span>2299 K | |
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文檔介紹:提出了一種利用外接CPLD提高SRAM工藝FPGA設(shè)計(jì)安全性的方法。該方法利用異步采樣電路的不確定性生成隨機(jī)序列,并且每次上電都產(chǎn)生不同的隨機(jī)序列,斷絕了剽竊者通過克隆序列對系統(tǒng)進(jìn)行破解的可能性。此外,芯片之間通信采用了M序列加密,以進(jìn)一步增強(qiáng)系統(tǒng)的安全性。 | |
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