一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計與實現(xiàn)
所屬分類：解決方案
上傳者：aet
文檔大小：222 K
所需積分：0分積分不夠怎么辦？
文檔介紹：提出了一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計方案,該方案簡化了時鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時鐘調(diào)整電路的復(fù)雜度。實際電路測試結(jié)果表明,該方案能夠使接收機時鐘快速準(zhǔn)確地跟蹤發(fā)射機時鐘的變化,且時鐘抖動小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。
現(xiàn)在下載
VIP會員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。