復(fù)雜數(shù)字視頻信號(hào)處理器IP核設(shè)計(jì)
所屬分類：技術(shù)論文
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文檔介紹：針對(duì)復(fù)雜數(shù)字視頻處理電路的數(shù)據(jù)處理量大、處理過(guò)程復(fù)雜、系統(tǒng)工作頻率高、涉及到復(fù)雜嚴(yán)格的時(shí)序邏輯關(guān)系的特點(diǎn)，按照?qǐng)鲂蛑撇噬獸SC原理和VESA標(biāo)準(zhǔn)，采用現(xiàn)代EDA技術(shù)，設(shè)計(jì)了一個(gè)適于FPGA實(shí)現(xiàn)的、應(yīng)用于MD800G6驅(qū)動(dòng)控制器中的復(fù)雜數(shù)字視頻信號(hào)處理器IP核，給出了各個(gè)部分的設(shè)計(jì)。仿真結(jié)果表明了設(shè)計(jì)的可行性。該設(shè)計(jì)具有可靠性高、升級(jí)容易等特點(diǎn)。
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