并行CRC-32校驗碼生成算法研究及其實現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
文檔大小：1592 K
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文檔介紹：在分析串行結(jié)構(gòu)CRC生成算法的基礎上，提出了一種高效的8bit并行CRC-32校驗碼生成算法。利用該算法在特定FPGA芯片上實現(xiàn)了任意字節(jié)的CRC-32校驗碼的生成模塊，該模塊僅占用93個邏輯單元，最高數(shù)據(jù)吞吐量可達2 400Mbps。
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