SystemVerilog語(yǔ)言簡(jiǎn)介
所屬分類(lèi)：教程|講義
上傳者：chenyy
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文檔介紹：SystemVerilog提供了一個(gè)新的、高層抽象的模塊連接，這個(gè)連接被稱(chēng)為接口（Interface）。接口在關(guān)鍵字interface和endinterface之間定義，它獨(dú)立于模塊。接口在模塊中就像一個(gè)單一的端口一樣使用。在最簡(jiǎn)單的形式下，一個(gè)接口可以認(rèn)為是一組線網(wǎng)。例如，可以將PCI總線的所有信號(hào)綁定在一起組成一個(gè)接口。通過(guò)使用接口，我們?cè)谶M(jìn)行一個(gè)設(shè)計(jì)的時(shí)候可以不需要首先建立各個(gè)模塊間的互連。隨著設(shè)計(jì)的深入，各個(gè)設(shè)計(jì)細(xì)節(jié)也會(huì)變得越來(lái)越清晰，而接口內(nèi)的信號(hào)也會(huì)很容易地表示出來(lái)。
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