帶有增益提高技術的高速CMOS運算放大器設計
所屬分類：技術論文
上傳者：serena
標簽： 運算放大器 CMOS
所需積分：1分積分不夠怎么辦？
文檔介紹： 設計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關電容共模反饋的折疊式共源共柵結構，利用增益提高和三支路電流基準技術實現一個可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運放。設計基于SMIC 0.25m CMOS工藝，在Cadence環(huán)境下對電路進行Spectre仿真。仿真結果表明，在2.5 V單電源電壓下驅動2 pF負載時，運放的直流增益可達到124 dB，單位增益帶寬720 MHz，轉換速率高達885 V/s，達到0.1%的穩(wěn)定精度的建立時間只需4 ns，共模抑制比153 dB。
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