1 引言

　　隨著電子技術(shù)和計(jì)算機(jī)技術(shù)的迅猛發(fā)展,國內(nèi)開展先進(jìn)飛機(jī)配電系統(tǒng)研究的技術(shù)手段已比國外八十年代好得多, 對(duì)固態(tài)功控系統(tǒng)研究,就是基于目前飛機(jī)配電系統(tǒng)的發(fā)展應(yīng)運(yùn)而生的,目前市場(chǎng)上的均為單開關(guān)結(jié)構(gòu),最近多開關(guān)的SSPC組已經(jīng)處于研發(fā)之中,SSPC組共享大規(guī)?？刂菩酒?可進(jìn)一步提高功率密度和擴(kuò)展功能。現(xiàn)在國外對(duì)進(jìn)行研究的公司有美國的印和立奇等,國內(nèi)對(duì)的研究處于工程樣機(jī)階段。

　　2 系統(tǒng)總體結(jié)構(gòu)框圖

　　如圖1所示,每路SSPC取樣電阻上的電壓經(jīng)過調(diào)理電路和低通濾波器以后,送到4通道A/D轉(zhuǎn)換器的一個(gè)模擬輸入端,A/D轉(zhuǎn)換器的數(shù)據(jù)輸出端、狀態(tài)信號(hào)和控制信號(hào)分別接到CPLD的I/O引腳,便于程序控制A/D轉(zhuǎn)換器的動(dòng)作。CPLD另外的I/O口可以配置為MOSFET的開關(guān)命令輸出口線、SSPC的狀態(tài)輸出口線和與上位機(jī)相連的控制命令輸入口線;CPLD自身提供的JTAG BST電路,可以方便的測(cè)試系統(tǒng)內(nèi)部器件之間的連接和檢驗(yàn)器件的操作。

圖1 系統(tǒng)結(jié)構(gòu)框圖

　　3 硬件設(shè)計(jì)

　　3.1 邏輯控制器件

　　根據(jù)設(shè)計(jì)要求,需要集成多個(gè)SSPC在一塊電路板上,如果完全用分離元件來實(shí)現(xiàn),數(shù)字電路的體積相當(dāng)龐大,因此我們采用復(fù)雜可編程邏輯器件-CPLD。ALTERA公司的可編程邏輯器件在工業(yè)界是最快和最大的,該公司的PLD器件不僅具有PLD的一般優(yōu)點(diǎn),而且還有如下一些優(yōu)勢(shì):高性能、高集成度、價(jià)格合理、開發(fā)周期較短和利于編程。

　　根據(jù)軟件所需要的資源,邏輯主控芯片采用ALTERA公司的MAX3000A系列芯片中的EPM3256ATC144-10,相對(duì)于MAX7000系列,MAX3000A系列的I/O電壓為+3.3V,而MAX7000系列的I/O電壓為+5V,一般來說,對(duì)于控制信號(hào)的輸出,+5V電壓可靠性高些,但是低電壓、低功耗是以后的發(fā)展趨勢(shì),并且也利于以后的換代產(chǎn)品的設(shè)計(jì),而對(duì)于可靠性的考慮可以通過加強(qiáng)外圍電路的設(shè)計(jì)來達(dá)到系統(tǒng)設(shè)計(jì)的要求。

　　3.2 電力MOSFET的驅(qū)動(dòng)電路

　　控制命令經(jīng)過光耦隔離輸出后,接到比較器LM311的正相輸入端,比較器的反相輸入端輸入的是參考電平Vref,取 Vref=3V。當(dāng)DRV_SSPC1=1時(shí),光耦輸出高電平,比較器正相輸入端電壓大于反相輸入端電壓,比較器輸出DRC_OUT為高電平:當(dāng) DRV_SSPC1=0時(shí),光耦輸出低電平,比較器正相輸入端電壓小于反相輸入端電壓,比較器輸出DRC_OUT為低電平;比較器的輸出端接低值電阻 R30,目的是與電力MOSFET的G極和D極間寄生電容構(gòu)成一定時(shí)間的阻容延時(shí),保證MOS管的導(dǎo)通時(shí)間不至于太快或太慢,減小寄生振蕩,該電阻值應(yīng)隨被驅(qū)動(dòng)器件額定電流值的增大而減小。

圖2 驅(qū)動(dòng)電路

3.3 信號(hào)采集電路

　　1、模擬量采集電路。信號(hào)采樣!調(diào)理的方塊圖如圖3所示。模擬信號(hào)經(jīng)過隔離電路,得到取樣電壓,經(jīng)過一定比例的放大,通過跟隨器進(jìn)行阻抗匹配,最后經(jīng)過濾波處理,濾去信號(hào)中的交流分量,得到的信號(hào)就可以送到A/D轉(zhuǎn)換器的模擬輸入端。

圖3 模擬信號(hào)調(diào)理采集電路

　　需要模數(shù)轉(zhuǎn)換的模擬電壓信號(hào)為直流電壓信號(hào),范圍大概在0V-7V之間,由于SSPC在電路中是用來作為負(fù)載的一個(gè)開關(guān)保護(hù)措施, 因此,要求其動(dòng)作時(shí)間盡可能的快,細(xì)化到電路的每一個(gè)環(huán)節(jié),就要求A/D轉(zhuǎn)換器的轉(zhuǎn)換時(shí)間盡量小,在A/D的轉(zhuǎn)換精度和轉(zhuǎn)換時(shí)間之間權(quán)衡,得出一個(gè)折中的方案。經(jīng)過對(duì)比,采用AD公司的12位的A/D轉(zhuǎn)換器AD7874,這是一款4通道同時(shí)采樣,12位快速低功耗的A/D轉(zhuǎn)換器,內(nèi)部包括一個(gè)12位高速模數(shù)轉(zhuǎn)換器、片上時(shí)鐘和四個(gè)采樣/保持器。這樣,避免了四個(gè)輸入通道共享一個(gè)采樣/保持器所帶來的問題一通道間采樣出現(xiàn)相位差。

　　2、開關(guān)量采集電路。開關(guān)量主要有兩個(gè):表示負(fù)載狀態(tài)的STA_LOAD和表示電力MOSFET狀態(tài)的STA_SSPC。規(guī)定:當(dāng)負(fù)載的電流大于SSPC額定電流的15%時(shí),表示負(fù)載狀態(tài)的開關(guān)量STA_LOAD為低(0);當(dāng)MOSFET處于導(dǎo)通狀態(tài)時(shí),表示MOSFET開通關(guān)斷狀態(tài)的開關(guān)量STA_SSPC=1。通過對(duì)CPLD采集到的A/D通道的數(shù)據(jù)進(jìn)行判斷:當(dāng)i_load大于負(fù)載電流的15%時(shí),表明負(fù)載導(dǎo)通,置 STA_LOAD0;當(dāng)i_load小于負(fù)載電流的15%時(shí),表明負(fù)載不工作,置STA_LOAD為1。STA_LOAD通過CPLD的I/O口輸出。

　　3、I/O驅(qū)動(dòng)與隔離電路設(shè)計(jì)。CPLD與外圍器件接口時(shí),應(yīng)考慮驅(qū)動(dòng)能力,在中間添加驅(qū)動(dòng)器和隔離器件,以保護(hù)CPLD不受損害。因?yàn)楸容^器是12V供電,所以出來的狀態(tài)量信號(hào)為12V信號(hào),而邏輯判斷模塊的CPLD是3.3V I/O供電和2.5 V內(nèi)核供電,因此對(duì)SSPC狀態(tài)信號(hào)的采集和控制信號(hào)的輸出都需要經(jīng)過電平轉(zhuǎn)換和電氣隔離,具體采用光耦隔離的方式,既實(shí)現(xiàn)了電氣隔離,又實(shí)現(xiàn)了電平轉(zhuǎn)換。當(dāng)控制信號(hào)從CPLD輸出時(shí),因光耦的驅(qū)動(dòng)電流相對(duì)較大(20mA左右),如果直接從CPLD輸出來驅(qū)動(dòng),就會(huì)使CPLD因電流太小而無法驅(qū)動(dòng),因此實(shí)際中采用六通道反相器74HC04來做光耦前一級(jí)的驅(qū)動(dòng)。而對(duì)輸入CPLD的信號(hào),因?yàn)槭菑墓怦钶敵鰜淼?電流一般不大(Ic<5mA ),所以可以不用反相器來驅(qū)動(dòng)。

　　3.4電源電路

　　在目前的實(shí)驗(yàn)系統(tǒng)中,SSPC的供電由市電經(jīng)變換得來。它所使用得電源種類較多,包括2.5V, 3.3V, +5V,-5V, 12V等。其中,2.5 V為CPLD核心所使用的電源,CPLD的I/O引腳需要使用3.3V的電源,+5 V電源用于一些外設(shè)器件和參考標(biāo)準(zhǔn),12V電源主要用于運(yùn)算放大器和比較器。3.3V和2.5V電源都是由5V電源變換得到的。5V和12V則采用了 ANSJ公司生產(chǎn)的AC/DC電源?？斓玫?這類電源使用簡單,具備高功率、高效率、寬輸入范圍、低噪聲、可靠及應(yīng)用簡易等優(yōu)點(diǎn),且結(jié)構(gòu)緊密,具有優(yōu)良的輸出編程和低待機(jī)損耗等特性,具備輸出過壓保護(hù)及過溫關(guān)機(jī)功能。圖4是5V轉(zhuǎn)2.5V和3.3V的電源電路,采用了輸出電壓連續(xù)可調(diào)的器件LM317。它可以提供高達(dá)1.5A電流,而且電壓調(diào)整方便,非常適合CPLD的供電要求。如圖4中的2圖所示,輸出電壓 VCCINT=1.25(1+R1/R2)+IADJR2。

(1)                                                          (2)

圖4 2.5V、3.3V電源電路

　　4 可編程邏輯區(qū)設(shè)計(jì)

　　1、A/D數(shù)據(jù)采集模塊。利用狀態(tài)機(jī)的概念,一個(gè)步驟對(duì)應(yīng)一個(gè)狀態(tài),每個(gè)狀態(tài)賦予CPLD特定的功能。將AD7874的工作大致分為10個(gè)步驟區(qū)間。AD7874轉(zhuǎn)換的量化噪聲與輸出位數(shù)和量化步長有關(guān),輸出位數(shù)越多,量化步長越小,則量化噪聲越小。實(shí)際A/D轉(zhuǎn)換器多為定點(diǎn)制,動(dòng)態(tài)范圍為±1,輸出最大值為1。如果只考慮量化噪聲,則輸入信號(hào)信噪比為

即     & amp;nbsp; SNR= (6.02b-3.1876) (dB)

　　如果AD7874為12位,則SNR=70dB左右,在應(yīng)用中一般已經(jīng)足夠,字長過長并不是非常必要,因?yàn)檩斎肽M信號(hào)本身有一定的信噪比,A/D轉(zhuǎn)換器的量化噪聲比模擬信號(hào)的噪聲電平更低是沒有意義的。

　　2、開關(guān)量采集模塊。上位機(jī)下傳的控制信號(hào),由于存在各種干擾,使得開關(guān)量在實(shí)驗(yàn)中經(jīng)常出現(xiàn)抖動(dòng),另一方面,電路中經(jīng)過比較器得到的開關(guān)量(如STA _SSPC),由于主電路中的電流不穩(wěn)定,偶爾出現(xiàn)電流過沖,使得送到CPLD的開關(guān)量信號(hào)也會(huì)出現(xiàn)抖動(dòng);這些都會(huì)導(dǎo)致SSPC經(jīng)常誤動(dòng)作,為此,需要設(shè)計(jì)一個(gè)專門的開關(guān)量去抖動(dòng)電路,降低SSPC誤動(dòng)作的概率。實(shí)際中采用的是延遲電路后級(jí)加上R-S觸發(fā)器,具體的工作原理如下所述:先將輸入信號(hào)先引至輸入端,經(jīng)過兩級(jí)的D觸發(fā)器延遲后,然后再通過RS觸發(fā)器作處理。

　3、整個(gè)數(shù)據(jù)分析過程包括以下幾部分:

　　(1) 當(dāng)電流在額定范圍內(nèi),SSPC正常工作;

　　(2) 電流大于額定電壓,小于額定電壓的800%時(shí),SSPC進(jìn)入反時(shí)限保護(hù);

　　(3) 當(dāng)電流大于額定電流的800%時(shí),SSPC立刻跳閘。

　　4、邏輯判斷模塊。邏輯判斷模塊將采集到的電流信號(hào)、接收到的控制命令和內(nèi)部狀態(tài),經(jīng)過邏輯判斷后,綜合得出電力MOSFET的導(dǎo)通/關(guān)斷指令,作為驅(qū)動(dòng)電路的輸入信號(hào)。程序流程如圖5所示。在對(duì)SSPC的控制中,最容易出現(xiàn)的問題就是誤動(dòng)作,為此,采用了較為復(fù)雜的控制邏輯,以此降低SSPC誤動(dòng)作的概率。SSPC的控制是通過“相鄰兩位、多條指令”兩個(gè)步驟來完成的,只有幾個(gè)條件同時(shí)滿足才能使SSPC動(dòng)作,缺一不可,這就大大降低了SSPC誤動(dòng)作的概率。

圖5 MOSFET的驅(qū)動(dòng)信號(hào)產(chǎn)生流程圖

　　本文作者創(chuàng)新點(diǎn)

　　本文基于CPLD控制的直流固態(tài)功控系統(tǒng)的研究與設(shè)計(jì)。完成了SSPC外圍硬件電路設(shè)計(jì),包括主控芯片和A/D轉(zhuǎn)換芯片 MOSFET主電路及緩沖保護(hù)電路的連接,模擬量采集電路,開關(guān)量采集電路,電源電路等;完成了CPLD上可編程邏輯部分的VHDL實(shí)現(xiàn),包括A/D轉(zhuǎn)換器的控制,電流的分段保護(hù),SSPC動(dòng)作命令判斷邏輯的生成等。