利用SmartCompile 和賽靈思的設(shè)計(jì)工具進(jìn)行設(shè)計(jì)保存
采用如分區(qū)、自動(dòng)命名和拓樸匹配等設(shè)計(jì)保存技術(shù)，有可能把解決問題的時(shí)間縮短幾個(gè)月。
2008-07-31
作者：Eric Shiflet, Ka
關(guān)鍵詞：
賽靈思
設(shè)計(jì)工具
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在FPGA環(huán)境下，設(shè)計(jì)保存實(shí)施比較復(fù)雜，需要保存的事項(xiàng)包括：一項(xiàng)設(shè)計(jì)的HDL描述、一個(gè)模塊的綜合網(wǎng)表、約束文件內(nèi)的布局信息，以及在局部比特文件中的配置數(shù)據(jù)。賽靈思" title="賽靈思">賽靈思集成軟件環(huán)境(ISE) 9.1i 軟件以新的SmartCompile 技術(shù)為特色，其中包含兩種新的方法:SmartGuide和Partitions，這兩種方法可以保存像布局或布線這樣的設(shè)計(jì)執(zhí)行數(shù)據(jù)，并且可以減少解決問題所花費(fèi)的時(shí)間。?
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利用SmartCompile 和賽靈思的設(shè)計(jì)工具" title="設(shè)計(jì)工具">設(shè)計(jì)工具進(jìn)行設(shè)計(jì)保存.pdf
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