摘　要: FPGA驗證已成為系統(tǒng)設(shè)計中的重要驗證手段之一。詳細介紹了基于FPGA的驗證平臺" title="驗證平臺">驗證平臺的硬件組成、工作過程及其設(shè)計過程中應(yīng)該注意的問題。該驗證平臺主要用于對H.264/AVC解碼系統(tǒng)進行硬件模塊的驗證,從而為整個視頻解碼" title="視頻解碼">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" title="視頻解碼系統(tǒng)">視頻解碼系統(tǒng)" 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　　關(guān)鍵詞: FPGA H.264/AVC PCB 視頻解碼 SoC

　　由于FPGA具有規(guī)模大、設(shè)計靈活、易于轉(zhuǎn)到ASIC等諸多優(yōu)點，現(xiàn)代的硬件仿真測試平臺幾乎無一例外地都采用FPGA作為硬件模塊的載體。用FPGA作為硬件模塊的實現(xiàn)載體，一方面可以使設(shè)計者比較準確地把握硬件設(shè)計的物理特性；另一方面可以用FPGA器件完成解碼的過程。由于不是在軟件環(huán)境中完成硬件解碼，而是以實際的硬件器件速度運行，解碼的速度自然就會大大提高。本驗證平臺采用Xilinx公司的兩片VirtexII6000 FPGA，它們能提供豐富的內(nèi)存資源和容量以及新算法資源，增強時鐘管理支持，它們的結(jié)構(gòu)體系將使系統(tǒng)性能達到更高的層次，擴大輸入輸出帶寬，提高時鐘頻率、內(nèi)存速度和數(shù)據(jù)處理速度。這兩片F(xiàn)PGA中的一片(FPGA1)裝入視頻解碼系統(tǒng)的硬件模塊； 另一片(FPGA2)則裝入視頻解碼系統(tǒng)的軟件模塊和32bit RISC CPU。這樣整個解碼系統(tǒng)的軟硬件模塊就可以在一個平臺上進行視頻解碼了。兩塊FPGA之間通過通用I/O口互連。由于平臺中的各種存儲器件及接口太多,僅僅依靠兩片VirtexII6000的I/O口是不夠分配的，所以又加入了Altera公司的兩片EP2C35 FPGA，一片(FPGA3)作為DDR接口控制器，另一片(FPGA4)則作為SDRAM控制器等。另外要使解碼系統(tǒng)的軟硬件模塊和外部接口進行通信，還必須有各種接口的控制模塊，如音頻控制器、視頻控制器、PCI/USB接口控制器，RS232接口控制器，這些接口控制器的硬件實現(xiàn)也要放到FPGA中。
　　針對視頻解碼系統(tǒng)的要求，在FPGA外圍連接了SRAM、SDRAM、DDR和FLASH等存儲器，它們可以滿足視頻處理過程中對于存儲器的不同要求。SRAM可以作為視頻解碼系統(tǒng)軟件模塊的存儲器，也可以作為片外 Cache；SDRAM容量大、速度快，用于存儲大量的視頻數(shù)據(jù)" title="視頻數(shù)據(jù)">視頻數(shù)據(jù)；DDR的工作頻率最高，速度也最快，作為解碼過程中視頻數(shù)據(jù)的中轉(zhuǎn)存儲器，滿足視頻信號快速處理的要求；FLASH則放入RISC CPU啟動時需要加載的操作系統(tǒng)軟件和FPGA的配置信息，作為視頻解碼啟動時所需的ROM。解碼系統(tǒng)的軟硬件模塊要和這些存儲器進行數(shù)據(jù)交換，需通過SDRAM控制器和DDR控制器等硬件來實現(xiàn)。
　　電源管理單元負責產(chǎn)生各器件所需的不同的電壓，時鐘管理單元則負責產(chǎn)生系統(tǒng)運行時各種器件所需的時鐘信號。
2 H.264/AVC視頻解碼系統(tǒng)驗證平臺的工作過程
　　本文所設(shè)計的驗證平臺既可以和PC機配合完成視頻解碼過程，也可以直接從外部獲得碼流獨立完成整個視頻解碼過程。因此，驗證平臺既采用了PCI接口，也采用了USB接口。 PCI接口可以使驗證平臺直接插到PC機主板的插槽中，使驗證平臺通過PCI總線與PC機協(xié)同工作。此時，視頻解碼的硬件模塊放到驗證平臺的FPGA里面，軟件模塊放在PC機中。這樣，視頻解碼系統(tǒng)利用PC機中的CPU進行控制，軟件模塊和硬件模塊的通信均通過PCI接口進行。驗證平臺上電以后，通過FLASH進行復(fù)位配置，以25Hz或者是30Hz的頻率發(fā)PCI中斷請求數(shù)據(jù)。中斷信號通過PC機及其設(shè)備驅(qū)動程序喚醒中斷線程，該線程從PC機硬盤里面讀出一幀待解碼的AVC數(shù)據(jù)，經(jīng)過PC機里面的解碼系統(tǒng)的軟件模塊進行半解碼，然后將半解碼數(shù)據(jù)傳給驅(qū)動程序，驅(qū)動程序把數(shù)據(jù)傳給PC機的PCI總線硬件電路，接著驗證平臺的PCI接口控制器完成數(shù)據(jù)的接收，把接收到的數(shù)據(jù)送到FPGA解碼系統(tǒng)中的硬件模塊。硬件模塊一邊從輸入端口接收PCI控制器發(fā)送過來的半解碼視頻數(shù)據(jù)并進行解碼，一邊把解碼得到的數(shù)據(jù)通過PCI控制器傳送到PCI端口上。PC機采集到這個數(shù)據(jù)值后立刻將它與參考數(shù)據(jù)進行比較，以判斷當前硬件解碼器解碼工作正確與否。如果解碼錯誤，則通過PCI接口發(fā)送命令通知硬件解碼工作停止，并在PC機屏幕上打印出解碼失敗的具體幀和宏塊位置。這樣就可以利用PC機和驗證平臺對整個視頻解碼系統(tǒng)的硬件模塊和軟件模塊進行驗證，提高了工作效率。之所以用PCI接口是因為解壓以后的高清碼流需要很高的帶寬，即使是USB2.0這種高速接口也不能達到如此高的傳輸帶寬。而PCI總線由于通用性好、傳輸帶寬高、編程比較方便，使之成為傳輸高清碼流總線的不二之選。這里采用PCI總線中規(guī)格最高的64bit、66MHz模式，可以達到峰值為528MBps的傳輸率，不僅可以滿足HDTV，甚至可以滿足更高的帶寬需求。
　　USB接口可以讓整個驗證平臺獨立進行視頻解碼，此時FPGA中既放入了解碼系統(tǒng)的硬件模塊，也放入了解碼系統(tǒng)的軟件模塊，RISC CPU完成PC機上CPU的功能，控制系統(tǒng)軟硬件模塊的運行。待解碼的AVC碼流數(shù)據(jù)通過USB接口送給驗證平臺上的視頻解碼系統(tǒng)，RISC CPU協(xié)調(diào)放在FPGA中的H.264/AVC解碼系統(tǒng)硬件模塊和軟件模塊以完成解碼。軟件模塊和硬件模塊的通信通過兩塊FPGA之間的通用I/O口進行。AVC數(shù)據(jù)經(jīng)過解碼，轉(zhuǎn)換成可以播放的YUV格式的視頻數(shù)據(jù)，再經(jīng)過視頻控制器做一些后處理和視頻格式轉(zhuǎn)換的工作，然后將YUV視頻數(shù)據(jù)傳輸給DVI和VGA接口芯片，最后在HDTV上將這些視頻信號顯示出來。中間產(chǎn)生的數(shù)據(jù)主要放在SDRAM中，處理完成的YUV文件則放入兩組DDR中。之所以用兩組DDR，是為了可以在系統(tǒng)解碼的同時，從DDR中將處理完成的視頻數(shù)據(jù)從DDR中取出來送給DVI和VGA接口芯片，并在HDTV上顯示。在從一組DDR中取數(shù)據(jù)的同時，解碼系統(tǒng)可以將處理完成的視頻數(shù)據(jù)放入另一組DDR中。這樣，有兩組高頻率的DDR組成視頻數(shù)據(jù)的中轉(zhuǎn)站，就實現(xiàn)了解碼和顯示的并行執(zhí)行，從而加快了解碼系統(tǒng)的工作速度，保證了視頻的流暢。
3 H.264/AVC視頻解碼系統(tǒng)驗證平臺的設(shè)計原則及其注意事項
　　驗證平臺能否穩(wěn)定地工作，不僅取決于驗證平臺架構(gòu)設(shè)計的合理與否，而且還與平臺硬件各部分搭建的合理與否有關(guān)，另外驗證平臺的PCB實現(xiàn)的好壞也直接決定了整個驗證平臺的成敗。
　　整個驗證平臺的原理圖和PCB圖的設(shè)計采用Cadence PSD軟件。由于這個軟件在設(shè)計重用方面的優(yōu)勢，使得它在復(fù)雜系統(tǒng)的設(shè)計中得到普遍使用。由于整個驗證平臺所需要的元器件比較多，互連關(guān)系復(fù)雜，因此采用top－down的設(shè)計思路，先畫出各個主要器件的整體框架，然后再分別完成每個器件的原理圖設(shè)計，最后根據(jù)不同元件的PCB要求完成PCB圖的設(shè)計。
　　在此根據(jù)設(shè)計過程中遇到的問題，簡要介紹一下本驗證平臺的原理圖和PCB圖設(shè)計中的幾點原則及其注意事項：
　　(1)電源方面：驗證平臺中的各個器件對于電源電壓基本上都有不同的要求，VirtexII 6000需要的電壓有3.3V和1.5V, Altera Ep2c35^[2]需要的電壓有3.3V和1.2V，F(xiàn)PGA3和DDR相連的兩塊BANK需要的參考電壓是1.25V。PCI接口部分需要的電壓有3.3V和5V，由于PCI是從主板獲得電壓，因此給PCI部分分配了專用的電源通道VCC3_3B和VCC5B。為了給各個器件提供穩(wěn)定的電源電壓，電源模塊采用了性能優(yōu)良的PT6982器件。在PCB布線時，應(yīng)盡量增大電源線和地線寬度。本平臺信號線寬為：0.1524mm，電源線寬為0.5～1mm，采用大面積銅層作電源線和地線。3.3V電壓分布范圍廣，基本上覆蓋了整個板子，所以專門將電源層設(shè)定為VCC3_3，提供3.3V電壓。為了給PCI部分的3.3V電源專門供電，將電源層劃分成VCC3_3和VCC3_3B兩部分。
　　(2)FPGA方面：由于采用的四塊FPGA的封裝形式都是FBGA,所以在進行原理圖設(shè)計時就要考慮PCB布線的問題。應(yīng)盡量把FPGA的I/O口分配在四周，而且要考慮所連接器件的封裝形式，使FPGA的I/O口與外圍器件的管腳之間的連線不要交叉。
　　(3)存儲器件方面：DDR^[3]和SDRAM的工作頻率較高，考慮DDR的PCB布線時，應(yīng)要求DDR的數(shù)據(jù)線、地址線和控制線的長度誤差在一定范圍之內(nèi)；另外，由于Altera Ep2c35連接DDR的BANK中的參考電壓要求必須是1.25V，所以在Altera Ep2c35中將四個BANK(5、6、7、8)的I/O口全部分配給了DDR。在PCB設(shè)計中，由于DDR的工作頻率最高(達到130MHz以上)，所以必須嚴格控制布線阻抗和線長以及線之間的長度差等。通常，地址線和控制線之間要求等長，數(shù)據(jù)線之間也要等長，因此要采用蛇行線對其進行等長處理。為了防止駐波，還應(yīng)在每個DDR的數(shù)據(jù)線上加入終端電阻。SDRAM的工作頻率雖然沒有DDR的高，但為了保證平臺更穩(wěn)定的工作，對其也應(yīng)進行等長處理。由于四塊SDRAM占用的面積較大，所以應(yīng)將兩塊SDRAM放在BOTTOM層，這樣的重疊便于進行等長處理，而且對于并聯(lián)的地址線之間的互連也提供了方便。
　　(4)外圍接口方面：這里重點說明一下PCI接口的注意事項。PCI^[4]接口對于PCB布線的特殊要求：
　　· 所有32位接口信號的最大走線長度為38.1mm(1.5英寸), 對距離較短的信號線，可通過蛇行走線來彌補。
　　· 時鐘CLK信號走線長度為63.5mm±2.5mm(2.5英寸±0.1英寸),而且只能連到一個負載上。
　　· 共享的PCI信號線的無負載特性阻抗應(yīng)當牽制在60～100Ω的范圍內(nèi)。線上的信號速率必須在150～190PSps的范圍內(nèi)。
　　(5)時鐘模塊：平臺中需要時鐘的器件主要有四塊FPGA、PCI和DDR。在此選用CYPRESS公司的CY27EE16時鐘發(fā)生器時鐘模塊提供時鐘，。
　　(6)為了防止噪聲干擾，增加平臺工作的穩(wěn)定性，在電源線、地線之間應(yīng)加上去耦電容，在模擬輸入部分應(yīng)采用濾波網(wǎng)絡(luò)，從而消除來自外部的噪聲干擾。
　　在硬件系統(tǒng)設(shè)計過程中，F(xiàn)PGA驗證已成為系統(tǒng)設(shè)計的基本一環(huán)。本文的H.264/AVC視頻解碼系統(tǒng)的FPGA驗證平臺的設(shè)計，為視頻解碼系統(tǒng)的驗證提供了良好的平臺，為整個項目的順利進行鋪平了道路。通過此驗證平臺的設(shè)計，對于視頻解碼系統(tǒng)的軟硬件工作流程將會有比較深入的了解，同時也會為今后硬件系統(tǒng)的設(shè)計積累寶貴的經(jīng)驗。
參考文獻
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