l 引 言

　　在科研、生產(chǎn)和人們的日常生活中，模擬量的測量和控制是很常見的。為了對溫度、壓力、流量、速度、位移等物理量進行測量和控制，通過傳感器把上述物理量轉(zhuǎn)換成能模擬物理量的電信號，即模擬電信號，將模擬電信號經(jīng)過處理并轉(zhuǎn)換成計算機能識別的數(shù)字量，送入計算機，這就是數(shù)據(jù)采集。

　　數(shù)據(jù)采集的主要問題是采集速度和精度。采集速度主要與采樣頻率、A／D轉(zhuǎn)換速度等因素有關，采集精度主要與A／D轉(zhuǎn)換器的位數(shù)有關。高速數(shù)據(jù)采集系統(tǒng)的設計需要解決系統(tǒng)在速度、精度、數(shù)據(jù)存儲等方面的矛盾。

　　2 數(shù)據(jù)采集系統(tǒng)的結構

　　本文介紹的數(shù)據(jù)采集系統(tǒng)采用Samsung公司的S3C2410微處理器。數(shù)據(jù)采集系統(tǒng)按照功能可分為以下幾個部分：模擬信號調(diào)理電路，模數(shù)轉(zhuǎn)換器，數(shù)據(jù)采集和存儲，時鐘電路和系統(tǒng)時序及邏輯電路，如圖1所示。

圖1  數(shù)據(jù)采集系統(tǒng)結構圖

　　3 數(shù)據(jù)采集系統(tǒng)關鍵技術分析

　　3．1 系統(tǒng)時鐘電路設計

　　時鐘信號的穩(wěn)定性決定了采樣系統(tǒng)的性能。相位噪聲和相位抖動是反映時鐘穩(wěn)定性的的兩個主要指標。其中相位噪聲描述時鐘信號的頻譜純度，相位抖動直接影響時鐘的過零點。通常高速的AD采樣系統(tǒng)采用三種時鐘源：鎖相環(huán)、晶振、模擬混頻器。由于鎖相環(huán)一旦失去基準頻率，輸出頻率會立刻跳回振蕩器本身的頻率，此外當進行頻率調(diào)整的時候，輸出頻率會產(chǎn)生抖動，頻差越大，抖動會越大，不利與高速AD采樣系統(tǒng)。模擬混頻器速度慢，只適合在低頻的條件下工作。因此，在高速電路的設計中，一般選擇高頻晶振作為時鐘源。

　　在高速AD采樣系統(tǒng)中，取樣時鐘的穩(wěn)定性與信噪比的性能密切相關。任何時鐘信號噪聲及時鐘信號相位抖動都會影響采樣系統(tǒng)的精度，時鐘信號相位抖動對模數(shù)轉(zhuǎn)換信噪比(SNR)的影響，可通過公式計算：

　　其中：fs為采樣時鐘頻率，N為模數(shù)轉(zhuǎn)換器位數(shù)，△clk為時鐘信號相位抖動量。

　　3．2 模數(shù)轉(zhuǎn)換器的選擇

　　ADC的選擇除了要考慮數(shù)據(jù)輸出電平，接口方式，控制時序，參考源，帶寬等因素外，最重要的是根據(jù)設計需求計算動態(tài)指標：信噪比，采樣率，滿度范圍等，從而可以得到ADC的位數(shù)、最高時鐘頻率、模擬輸入范圍等參數(shù)，既可選擇所需要的ADC。本設計根據(jù)要求：采樣頻率20 MHz，實時采樣20 Msps，轉(zhuǎn)換位數(shù)12位，選擇了美國AD公司的AD9224芯片。

　　3．3 模擬信號調(diào)理電路設計

　　被采樣的信號經(jīng)過模擬信號調(diào)理電路的低噪聲放大，濾波等預處理后，進入輸入通道。由于高速數(shù)據(jù)采集系統(tǒng)的輸入信號多為高頻信號，需要進行阻抗匹配和前置放大。因此可以選擇高速低噪聲信號前置放大器和信號變壓器。

　　信號前置放大器的優(yōu)勢是放大系數(shù)可變，信號輸入的動態(tài)范圍大，還可以配置成有源濾波器，但是放大器的最高工作頻率和工作帶寬必須滿足系統(tǒng)的需要，以避免信號失真。

　　信號變壓器的性能指標要優(yōu)于信號放大器，而且信號失真小。但是信號變壓器的信號放大系數(shù)固定，輸入信號的幅度受到限制。

　　3．4 硬雙緩沖實現(xiàn)連續(xù)采集存儲

　　在高速的數(shù)據(jù)采集過程中，要求數(shù)據(jù)存儲和S3C2410讀數(shù)據(jù)同時進行，在相關文獻中提出了一種基于軟件系統(tǒng)雙緩沖模式的存儲技術，但是經(jīng)過分析發(fā)現(xiàn)其在解決連續(xù)存儲和讀數(shù)的同時也降低了微處理器的性能。在本設計中提出的基于硬件的雙緩沖模式可以很好地解決這個矛盾，其工作原理如圖2所示。

　　圖中序號1～6代表工作流程，采集數(shù)據(jù)經(jīng)CPLD控制首先由FIFO寫入存儲器1，當存儲器1數(shù)據(jù)寫滿后，產(chǎn)生硬件中斷信號，該信號有兩個作用：通知微處理器系統(tǒng)數(shù)據(jù)已經(jīng)準備好，由微處理器從存儲器1取回數(shù)據(jù)放入緩沖區(qū)；通知CPLD控制邏輯關閉FIFO與存儲器1之間的數(shù)據(jù)通道，同時開啟FIFO與存儲器2之間的數(shù)據(jù)通道，后續(xù)數(shù)據(jù)得以連續(xù)無間斷的存入存儲器1。此時，存儲器1的數(shù)據(jù)正被微控制器讀出，當存儲器2數(shù)據(jù)就緒后，同樣產(chǎn)生硬件中斷信號。如此交替循環(huán)就可以實現(xiàn)采集數(shù)據(jù)長時間連續(xù)無斷點存儲。

　　3．5 多路同步采集存儲時序分析

　　要完成多路信號的同時存儲且數(shù)據(jù)連續(xù)無間斷點、無差錯，對時序邏輯的設計提出了較高的要求，本文采用的CPLD器件，利用其在結構、密度、功能、速度和性能上的特點，并配合在線可編程(ISP)技術，實現(xiàn)了精確的時序控制，大大減少線路的噪聲和功耗。

　　對多路信號同時鎖存，若不允許丟失數(shù)據(jù)，必須在單個采集時鐘周期內(nèi)把多通道鎖存的數(shù)據(jù)存入同一存儲器中。假設同步采樣頻率為fs，通道數(shù)量為m，每個通道的存儲時間為tn(n=1，2，3，…，m)，則有t1+t2+t3+…+tm一1／fs，既所有通道存儲時間之和為采樣周期。

　　假設t1=t2=…=tm=T，則各通道存儲時間相同的條件為：

　　從實際角度出發(fā)，在一個采集時鐘周期內(nèi)還有其他的時間消耗，如保持時間和轉(zhuǎn)換時間等，假設其他時間消耗為ta，則：

　　如果fs的占空比為1：1，根據(jù)ADC實際工作時的情況，可以近似認為ta=1／(2*，fs)，既在一個采集周期中只有半周期的時間可供存儲數(shù)據(jù)，則單個通道的存儲時間：

　　根據(jù)上面的設計可以實現(xiàn)單采樣周期內(nèi)多路數(shù)據(jù)存儲。

　　3．6 系統(tǒng)抗干擾設計

　　高速數(shù)據(jù)采集系統(tǒng)在抗干擾方面的問題遠遠大于中低速系統(tǒng)，例如信號連線上的延遲、反射、串擾、器件內(nèi)部過度干擾和熱噪聲，電源干擾，地噪聲等。輕則影響運算放大器、AD轉(zhuǎn)換器等模擬器件的精度，嚴重時系統(tǒng)將無法正常工作。因此在高速數(shù)據(jù)采集系統(tǒng)設計中，整個系統(tǒng)的采集精度主要取決于系統(tǒng)的抗干擾設計。在電路設計初期和制板階段就必須采取各種措施，以減小或者消除可能的干擾源。本文主要從以下幾個方面進行考慮：

　　(1)電源設計方面

　　根據(jù)高速電路設計理論，AD采集系統(tǒng)中的電源應當采用線性電源，以避免開關電源引入噪聲。為了降低電源阻抗，減小噪聲對電源的干擾，通常采用電源層設計，盡可能增大電源面積。在設計每個芯片的供電電路時，在每個芯片的電源附近并聯(lián)去耦電容和旁路電容。去耦電容為芯片提供局域化的直流。旁路電容可以消除高頻輻射噪聲和抑制高頻干擾。

　　(2)接地技術方面

　　高速數(shù)據(jù)采集系統(tǒng)的模擬地和數(shù)字地應嚴格分開，最后單點共地。共地點通常選擇在ADC芯片管腳所需電流最大的位置，這樣可以使大電流對地回流最近，以避免對模擬電路的干擾，提高系統(tǒng)的采集精度。

　　模擬地和數(shù)字地可以通過磁珠連接，由于磁珠的高頻阻抗大，而直流電阻為零，能夠濾除高頻電流減少地線上的高頻噪聲。

　　4 結語

　　高速數(shù)據(jù)采集系統(tǒng)一直是測控領域內(nèi)研究的熱點，本文就基于ARM9的高速數(shù)據(jù)采集系統(tǒng)的結構，詳細討論了系統(tǒng)時鐘電路設計、模數(shù)轉(zhuǎn)換器的選擇、模擬信號調(diào)理電路的設計、硬雙緩沖實現(xiàn)連續(xù)采集存儲、多路同步采集存儲的時序分析，系統(tǒng)抗干擾設計等關鍵技術。經(jīng)實踐證明，該設計方案效率是很高的。