12月7日，比利時(shí)微電子研究中心（imec）通過(guò)官網(wǎng)宣布，在近日的2024年IEEE 國(guó)際電子器件會(huì)議 （IEDM）上，其展示了一種基于 CFET 的新標(biāo)準(zhǔn)單元架構(gòu)，其中包含兩排 CFET，中間有一個(gè)共享的信號(hào)路由墻。

根據(jù) imec 的設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 （DTCO） 研究，這種雙排 CFET 架構(gòu)的主要優(yōu)點(diǎn)是簡(jiǎn)化了流程，并顯著減少了邏輯和 SRAM 單元面積。與傳統(tǒng)的單排 CFET 相比，新架構(gòu)允許標(biāo)準(zhǔn)電池高度從 4T 降低到 3.5T。

半導(dǎo)體行業(yè)在制造（單片）CFET 器件方面取得了長(zhǎng)足的進(jìn)步，這些器件有望在邏輯技術(shù)路線圖中取代全環(huán)繞柵極納米片 （NSH）。當(dāng)與用于供電和信號(hào)路由的背面技術(shù)相結(jié)合時(shí)，nFET 和 pFET 器件的堆疊有望在功率、性能和面積 （PPA） 方面帶來(lái)優(yōu)勢(shì)。

然而，在電路層面，仍有幾種選擇可以將 CFET 集成到標(biāo)準(zhǔn)單元中，以維持或增強(qiáng)預(yù)期的 PPA 優(yōu)勢(shì)。特別具有挑戰(zhàn)性的是中間線路 （MOL） 連接，即將源極/漏極和柵極觸點(diǎn)連接到第一條金屬線（背面和正面）并確保電源和信號(hào)從上到下的連接的互連。

通過(guò)比較標(biāo)準(zhǔn)單元架構(gòu)的 DTCO 研究，imec 表明，雙排 CFET 為 A7（7埃米,即0.7nm）邏輯節(jié)點(diǎn)提供了可制造性和面積效率之間的最佳權(quán)衡。這種新架構(gòu)從基本單元開(kāi)始，其中 CFET 的一側(cè)針對(duì)電源連接進(jìn)行了優(yōu)化，包括將電源從背面輸送到頂部設(shè)備的電源軌 （VSS） 和底部設(shè)備的直接背面連接。另一側(cè)通過(guò)提供中間布線墻 （MRW） 來(lái)實(shí)現(xiàn)從上到下的連接，從而針對(duì)信號(hào)連接進(jìn)行了優(yōu)化。然后，通過(guò)鏡像兩個(gè)基本單元（具有兩排堆疊器件）形成雙排 CFET 標(biāo)準(zhǔn)單元，這兩個(gè)基本單元共享相同的 MRW 以進(jìn)行信號(hào)連接（參見(jiàn)圖 1）。

△圖1-(a)單行CFET 和(b)雙行CFET的概念表示。觸發(fā)器(D型觸發(fā)器或DFF)的布局顯示，當(dāng)從單行過(guò)渡到雙行CFET時(shí)，單元高度和面積減少了24nm (或12.5%)

imec DTCO 項(xiàng)目總監(jiān) Geert Hellings 表示：“我們的 DTCO 研究表明，每 3.7 FET 有一個(gè)共享 MRW 就足以構(gòu)建邏輯和 SRAM 單元。與“經(jīng)典”單排 CFET 相比，這使我們能夠進(jìn)一步將標(biāo)準(zhǔn)電池高度從 4 T 降低到 3.5T。這意味著 SRAM 單元的面積顯著減少了 15%。與采用 A14 NSH 技術(shù)構(gòu)建的 SRAM 相比，基于雙排 CFET 的 SRAM 可實(shí)現(xiàn)超過(guò) 40% 的面積收縮，為 SRAM 提供了進(jìn)一步的擴(kuò)展路徑。雙排 CFET 還簡(jiǎn)化了工藝，因?yàn)閮膳?CFET 器件之間共享 MRW 溝槽。這樣就無(wú)需額外的高縱橫比過(guò)孔來(lái)連接頂部和底部器件（如有必要），從而降低了 MOL 處理的復(fù)雜性和成本。

“自 7nm 技術(shù)節(jié)點(diǎn)以來(lái)，除了傳統(tǒng)的器件擴(kuò)展外，通過(guò) DTCO 進(jìn)行的標(biāo)準(zhǔn)單元優(yōu)化在節(jié)點(diǎn)到節(jié)點(diǎn)密度增加中提供了越來(lái)越大的份額，”Geert Hellings 補(bǔ)充道?！皩?duì)于我們對(duì) CFET 架構(gòu)的 DTCO 研究，我們從未來(lái) CFET 晶圓廠設(shè)想的工藝能力開(kāi)始，以確保與行業(yè)相關(guān)的工藝流程（圖 2）。此外，我們還通過(guò)在 imec 的 300 毫米潔凈室中進(jìn)行的技術(shù)概念驗(yàn)證來(lái)驗(yàn)證我們的虛擬晶圓廠概念。虛擬晶圓廠和真實(shí)試產(chǎn)線活動(dòng)的結(jié)合是推進(jìn)我們路線圖的關(guān)鍵一步。”

△圖2-用于構(gòu)建雙排CFET架構(gòu)的虛擬流程。使用3D Coventor模擬的工藝流程從“虛擬"CFET晶圓廠的規(guī)格開(kāi)始，預(yù)測(cè)未來(lái)的加工能力和設(shè)計(jì)裕度。放大圖像代表了在imec的300毫米研發(fā)潔凈室設(shè)施內(nèi)制造的單片CFET技術(shù)演示器的TEM。

因此，同樣在 IEDM 上，imec 實(shí)驗(yàn)展示了這種雙排 CFET 架構(gòu)的一個(gè)關(guān)鍵構(gòu)建塊：一個(gè)功能性單片 CFET，其背面直接接觸底部 pMOS 器件的源極/漏極。這是通過(guò) EUV 背面圖案化實(shí)現(xiàn)的，該圖案確保了密集的背面電源和信號(hào)布線，以及從正面創(chuàng)建的源極/漏極、背面接觸和隨后的背面金屬層之間的緊密覆蓋（<3nm 精度）（圖 2）。