《電子技術(shù)應(yīng)用》
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基于RISC-V架構(gòu)的Spike緩存模型的設(shè)計(jì)和實(shí)現(xiàn)
電子技術(shù)應(yīng)用
唐屹晨，孫維東，胡小剛，毛曉煒
（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫 214072）
摘要： 使用基于精簡(jiǎn)指令集原則的指令架構(gòu)（RISC-V）的指令集，針對(duì)現(xiàn)有Spike驗(yàn)證模型中的緩存寫(xiě)回功能的缺失問(wèn)題，設(shè)計(jì)一種基于RISC-V指令集的現(xiàn)代超標(biāo)量處理器緩存模型。基于現(xiàn)代高速緩存的基本原理，結(jié)合Spike驗(yàn)證模型，實(shí)現(xiàn)現(xiàn)代高速緩存的基本讀寫(xiě)操作，并進(jìn)行系統(tǒng)級(jí)芯片（SoC）環(huán)境下的仿真和驗(yàn)證，可作為微型電子芯片（IC）前端邏輯設(shè)計(jì)中的驗(yàn)證模型使用。該方案能夠以較快的時(shí)間完成基于RISC-V指令集的大型SoC的設(shè)計(jì)與驗(yàn)證。
關(guān)鍵詞： RISC-V Spike 緩存模型
中圖分類(lèi)號(hào)：TN407
文獻(xiàn)標(biāo)志碼：A
DOI: 10.16157/j.issn.0258-7998.223521
中文引用格式： 唐屹晨，孫維東，胡小剛，等. 基于RISC-V架構(gòu)的Spike緩存模型的設(shè)計(jì)和實(shí)現(xiàn)[J]. 電子技術(shù)應(yīng)用，2023，49(7)：48-54.
英文引用格式： Tang Yichen，Sun Weidong，Hu Xiaogang，et al. Design and implementation of Spike cache model based on RISC-V architecture[J]. Application of Electronic Technique，2023，49(7)：48-54.
Design and implementation of Spike cache model based on RISC-V architecture
Tang Yichen，Sun Weidong，Hu Xiaogang，Mao Xiaowei
(China Key System & Integrated Circuit Co.， Ltd.， Wuxi 214072， China)
Abstract： In order to solve the cache write back missing problem of the Spike verification model，this paper presents a superscalar cache model based on the reduced instruction set computer(RISC-V) instruction set。This cache model is based on the Spike environment, the cache model implements the basic principles of superscalar cache. This cache model implements the high level cache write back and write through process, and it is verified in the system level chip (SoC) simulation. This scheme can be used as a model for front-end logic verification, and it can complete large scale verification based on the RISC-V instruction set in a shorter time.
Key words : RISC-V；Spike；cache model

0　引言

嵌入式微處理器以性能高、功耗低等特點(diǎn)在電子行業(yè)得到了廣泛應(yīng)用。由于RISC-V[1]指令集的開(kāi)源性、模塊化和成熟性，國(guó)內(nèi)基于RISC-V指令集的嵌入式處理器在近幾年得到了快速發(fā)展。然而，縱觀國(guó)內(nèi)對(duì)于RISC-V的研究多集中于理論和設(shè)計(jì)等領(lǐng)域，對(duì)于諸如高速緩存等特定方向的研究案例較少，對(duì)于Spike等驗(yàn)證模型的研究則更為缺乏。

Spike[2]是RISC-V的基金會(huì)指定的根據(jù)RISC-V 指令集架構(gòu)(ISA)標(biāo)準(zhǔn)實(shí)現(xiàn)的驗(yàn)證模型， Spike通過(guò)tracer 函數(shù)完成高速緩存的實(shí)時(shí)記錄，但是沒(méi)有現(xiàn)代超標(biāo)量處理器所擁有的緩存處理算法。Spike的內(nèi)存管理單元通過(guò)地址映射實(shí)現(xiàn)與處理器模塊的交互，通過(guò)緩存實(shí)現(xiàn)數(shù)據(jù)在CPU和內(nèi)存的不同讀寫(xiě)速度之間的匹配。內(nèi)存管理單元主要包括地址轉(zhuǎn)換緩存(TLB)單元和地址映射單元，MMU模塊將虛擬地址轉(zhuǎn)換為物理地址，包含地址轉(zhuǎn)換緩存功能。

Spike的緩存模塊不存儲(chǔ)數(shù)據(jù)，只是簡(jiǎn)單地記錄訪問(wèn)的次數(shù)、命中率、缺失率和寫(xiě)回率。對(duì)于經(jīng)過(guò)緩存的數(shù)據(jù)沒(méi)有任何的記錄，緩存的操作原理也并沒(méi)有按照超標(biāo)量高速緩存實(shí)現(xiàn)。Spike中的緩存模塊通過(guò)tracer 函數(shù)和victim函數(shù)模擬緩存的寫(xiě)回行為，并且允許設(shè)置緩存的通道數(shù)路數(shù)、組路數(shù)和行數(shù)來(lái)配置緩存的參數(shù)。這種簡(jiǎn)單的模擬對(duì)于緩存讀寫(xiě)場(chǎng)景的驗(yàn)證會(huì)帶來(lái)極大的不準(zhǔn)確性，對(duì)于前端邏輯設(shè)計(jì)與驗(yàn)證的工作也帶來(lái)挑戰(zhàn)。


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作者信息：

唐屹晨，孫維東，胡小剛，毛曉煒

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫 214072）


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