《電子技術(shù)應(yīng)用》
您所在的位置：首頁 > 嵌入式技術(shù) > 設(shè)計應(yīng)用 > 基于RISC-V架構(gòu)的Spike緩存模型的設(shè)計和實現(xiàn)
基于RISC-V架構(gòu)的Spike緩存模型的設(shè)計和實現(xiàn)
電子技術(shù)應(yīng)用
唐屹晨，孫維東，胡小剛，毛曉煒
（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）
摘要： 使用基于精簡指令集原則的指令架構(gòu)（RISC-V）的指令集，針對現(xiàn)有Spike驗證模型中的緩存寫回功能的缺失問題，設(shè)計一種基于RISC-V指令集的現(xiàn)代超標(biāo)量處理器緩存模型?；诂F(xiàn)代高速緩存的基本原理，結(jié)合Spike驗證模型，實現(xiàn)現(xiàn)代高速緩存的基本讀寫操作，并進行系統(tǒng)級芯片（SoC）環(huán)境下的仿真和驗證，可作為微型電子芯片（IC）前端邏輯設(shè)計中的驗證模型使用。該方案能夠以較快的時間完成基于RISC-V指令集的大型SoC的設(shè)計與驗證。
關(guān)鍵詞： RISC-V Spike 緩存模型
中圖分類號：TN407
文獻標(biāo)志碼：A
DOI: 10.16157/j.issn.0258-7998.223521
中文引用格式： 唐屹晨，孫維東，胡小剛，等. 基于RISC-V架構(gòu)的Spike緩存模型的設(shè)計和實現(xiàn)[J]. 電子技術(shù)應(yīng)用，2023，49(7)：48-54.
英文引用格式： Tang Yichen，Sun Weidong，Hu Xiaogang，et al. Design and implementation of Spike cache model based on RISC-V architecture[J]. Application of Electronic Technique，2023，49(7)：48-54.
Design and implementation of Spike cache model based on RISC-V architecture
Tang Yichen，Sun Weidong，Hu Xiaogang，Mao Xiaowei
(China Key System & Integrated Circuit Co.， Ltd.， Wuxi 214072， China)
Abstract： In order to solve the cache write back missing problem of the Spike verification model，this paper presents a superscalar cache model based on the reduced instruction set computer(RISC-V) instruction set。This cache model is based on the Spike environment, the cache model implements the basic principles of superscalar cache. This cache model implements the high level cache write back and write through process, and it is verified in the system level chip (SoC) simulation. This scheme can be used as a model for front-end logic verification, and it can complete large scale verification based on the RISC-V instruction set in a shorter time.
Key words : RISC-V；Spike；cache model

0　引言

嵌入式微處理器以性能高、功耗低等特點在電子行業(yè)得到了廣泛應(yīng)用。由于RISC-V[1]指令集的開源性、模塊化和成熟性，國內(nèi)基于RISC-V指令集的嵌入式處理器在近幾年得到了快速發(fā)展。然而，縱觀國內(nèi)對于RISC-V的研究多集中于理論和設(shè)計等領(lǐng)域，對于諸如高速緩存等特定方向的研究案例較少，對于Spike等驗證模型的研究則更為缺乏。

Spike[2]是RISC-V的基金會指定的根據(jù)RISC-V 指令集架構(gòu)(ISA)標(biāo)準(zhǔn)實現(xiàn)的驗證模型， Spike通過tracer 函數(shù)完成高速緩存的實時記錄，但是沒有現(xiàn)代超標(biāo)量處理器所擁有的緩存處理算法。Spike的內(nèi)存管理單元通過地址映射實現(xiàn)與處理器模塊的交互，通過緩存實現(xiàn)數(shù)據(jù)在CPU和內(nèi)存的不同讀寫速度之間的匹配。內(nèi)存管理單元主要包括地址轉(zhuǎn)換緩存(TLB)單元和地址映射單元，MMU模塊將虛擬地址轉(zhuǎn)換為物理地址，包含地址轉(zhuǎn)換緩存功能。

Spike的緩存模塊不存儲數(shù)據(jù)，只是簡單地記錄訪問的次數(shù)、命中率、缺失率和寫回率。對于經(jīng)過緩存的數(shù)據(jù)沒有任何的記錄，緩存的操作原理也并沒有按照超標(biāo)量高速緩存實現(xiàn)。Spike中的緩存模塊通過tracer 函數(shù)和victim函數(shù)模擬緩存的寫回行為，并且允許設(shè)置緩存的通道數(shù)路數(shù)、組路數(shù)和行數(shù)來配置緩存的參數(shù)。這種簡單的模擬對于緩存讀寫場景的驗證會帶來極大的不準(zhǔn)確性，對于前端邏輯設(shè)計與驗證的工作也帶來挑戰(zhàn)。


本文詳細內(nèi)容請下載：http://ihrv.cn/resource/share/2000005391




作者信息：

唐屹晨，孫維東，胡小剛，毛曉煒

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）


微信圖片_20210517164139.jpg

此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。