外媒報導(dǎo)，全球晶圓代工龍頭臺積電不但已開始開發(fā) 2 奈米制程，拉大了與競爭對手的差距，而且臺積電最近也開始準(zhǔn)備為 Apple 和 NVIDIA 開始試產(chǎn) 2 奈米產(chǎn)品。另外，為了開發(fā) 2 奈米制程技術(shù)，臺積電將派遣約 1,000 名研發(fā)人員前往位在竹科，目前正在建設(shè)中的 Fab 20 晶圓廠工作。

　　外媒 Patently apple 報導(dǎo)指出，三星電子于 2022 年 6 月采用 GAA 技術(shù)開始量產(chǎn) 3 奈米制成芯片，比臺積電提前 6 個月，成為全球首家量產(chǎn)該制程技術(shù)的企業(yè)。而受到三星先發(fā)制人的沖擊，臺積電高層多次公開 2 奈米制程技術(shù)的發(fā)展計劃，形成先進制程發(fā)展競賽。

　　除了臺積電之外，先前宣布計劃在 2021 年重新進入晶圓代工業(yè)務(wù)的處理器大廠英特爾 (intel) 也加入了先進制程研發(fā)競賽。這家美國半導(dǎo)體大廠在當(dāng)?shù)貢r間 6 月 1 日的在線活動中公布了其芯片背面電源解決方案 PowerVia 的技術(shù)發(fā)展、測試數(shù)據(jù)和路線圖，開始擴大其在晶圓代工產(chǎn)業(yè)的影響力。據(jù)報導(dǎo)，當(dāng)前的臺積電還在開發(fā)芯片背面供電的技術(shù)，目標(biāo)是到 2026 年使用該技術(shù)。

　　此外，英特爾設(shè)定了一個目標(biāo)，就是在 2024 年下半年將其代工技術(shù)推進到 1.8 奈米的節(jié)點。3 月，該公司制定了一項計劃，就是藉由與 ARM 建立合作伙伴關(guān)系，達(dá)成 1.8 奈米制程技術(shù)的量產(chǎn)。不過，市場人士也存在一些不確定看法，認(rèn)為即使英特爾按照路線圖取得成功，但最終要達(dá)到收支平衡，對公司來說仍是一個很大的挑戰(zhàn)。

　　報導(dǎo)還說明了臺積電另一競爭對手三星的情況，就是三星 DS 部門總裁 Kyung Kye-hyun 于 5 月初的一次演講中表示，三星計劃超越臺積電，目標(biāo)就是從比臺積電更早使用 GAA 技術(shù)的 2 奈米制程開始。

　　事實上，臺積電除了先進制程之外，也透過先進封裝技術(shù)來維持技術(shù)的領(lǐng)先。不久前，臺積電就宣布先進封測六廠啟用正式啟用，成為臺積電首家達(dá)成前后端制程 3DFabric 整合一體化自動化先進封測廠和測試服務(wù)工廠。同時，也為 TSMC-SoIC （系統(tǒng)整合芯片）制程技術(shù)的量產(chǎn)做準(zhǔn)備。先進封測六廠的啟用，將使臺積電對 SoIC、InFO、CoWoS、先進測試等各項 TSMC 3DFabric 先進封裝與硅堆棧技術(shù)，擁有更完整及靈活的產(chǎn)能規(guī)劃之外，也帶來更高的生產(chǎn)良率與效能協(xié)同效應(yīng)。

　　臺積電營運／先進封裝技術(shù)暨服務(wù)、質(zhì)量暨可靠性副總經(jīng)理何軍表示，微芯片堆棧是提升芯片效能與成本效益的關(guān)鍵技術(shù)，因應(yīng)強勁的三度集成電路 (3DIC) 市場需求，臺積電已完成先進封裝及硅堆棧技術(shù)產(chǎn)能的提前部署，透過 3DFabric 平臺提供技術(shù)領(lǐng)先與滿足客戶需求產(chǎn)能，共同實現(xiàn)跨時代科技創(chuàng)新，成為客戶長期信賴的重要伙伴。

　　臺積電分享2nm的更多信息

　　臺積電在其 2023 年歐洲技術(shù)研討會上透露了有關(guān)其即將推出的 N2 和 N2P 工藝技術(shù)的更多細(xì)節(jié)。這兩個生產(chǎn)節(jié)點的開發(fā)都考慮到了高性能計算 (HPC)，因此，它們具有許多專門設(shè)計用于改進的增強功能表現(xiàn)。同時，鑒于大多數(shù)芯片旨在改進的性能效率重點，低功耗應(yīng)用也將利用臺積電的 N2 節(jié)點，因為與前代產(chǎn)品相比，它們自然會提高每瓦性能。

　　“N2 非常適合我們今天所處的節(jié)能計算范式，”負(fù)責(zé)代工廠高性能計算業(yè)務(wù)部門的臺積電業(yè)務(wù)發(fā)展總監(jiān) Yujun Li 在公司 2023 年歐洲技術(shù)研討會上說。，在整個電壓供應(yīng)范圍內(nèi)，N2 相對于 N3 的速度和功率優(yōu)勢非常一致，使其同時適用于低功率和高性能應(yīng)用。”

　　臺積電的 N2 制造節(jié)點 ——該代工廠第一個使用納米片環(huán)柵 (GAAFET) 晶體管的生產(chǎn)節(jié)點——承諾在相同的功率和復(fù)雜性下將晶體管性能提高 10-15%，或者在相同的時鐘速度和晶體管數(shù)量。在提高晶體管性能方面，功率傳輸是基石之一，而臺積電的 N2 和 N2P 制造工藝引入了多項與互連相關(guān)的創(chuàng)新，以擠壓一些額外的性能。此外，N2P 引入背面電源軌以優(yōu)化功率傳輸和die面積。

　　N2 帶來的創(chuàng)新之一是超高性能金屬-絕緣體-金屬 (SHPMIM：super-high-performance metal-insulator-metal) 電容器，可增強電源穩(wěn)定性并促進片上去耦。臺積電表示，與幾年前為 HPC 推出的超高密度金屬-絕緣體-金屬 (SHDMIM) 電容器相比，新型 SHPMIM 電容器的容量密度提高了 2 倍以上（與上一代 HDMIM 相比，其容量增加了 4  倍） . 與 SHDMIM 相比，新的 SHPMIM 還可以將 Rs 薄層電阻（歐姆/平方）降低 50%，并將 Rc 通孔電阻與 SHDMIM 相比降低 50%。

　　降低電力傳輸網(wǎng)絡(luò)中電阻的另一種方法是重新設(shè)計再分配層 (RDL)。從其 N2 工藝技術(shù)開始，臺積電將使用銅 RDL 代替今天的鋁 RDL。銅 RDL 將提供類似的 RDL 間距，但會將薄層電阻降低 30%，并將通孔電阻降低 60%。

　　SHPMIM 和 Cu RDL 都是臺積電 N2 技術(shù)的一部分，預(yù)計將在 2025 年下半年（大概是 2025 年很晚）用于大批量制造 (HVM)。

　　使用背面供電網(wǎng)絡(luò) (PDN) 是 N2P 的另一項重大改進。背面電源軌的一般優(yōu)點是眾所周知的：通過將電源軌移到背面來分離 I/O 和電源線，可以使電源線更粗，從而降低線路后端 (BEOL) 中的通孔電阻)，這有望提高性能并降低功耗。此外，去耦 I/O 和電源線可以縮小邏輯面積，這意味著成本更低。

　　在其 2023 年技術(shù)研討會上，該公司透露其 N2P 的背面 PDN 將通過減少 IR 壓降和改善信號，將性能提高 10% 至 12%，并將邏輯面積減少 10% 至 15%。當(dāng)然，現(xiàn)在這種優(yōu)勢在具有密集供電網(wǎng)絡(luò)的高性能 CPU 和 GPU 中會更加明顯，因此將其移到后面對它們來說意義重大。

　　Backside PDN 是臺積電 N2P 制造技術(shù)的一部分，將于 2026 年底或 2027 年初進入 HVM。

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