自晶體管被發(fā)明以來，集成電路一直遵循摩爾定律發(fā)展——每 18 個(gè)月晶體管特征尺寸減小一半，尺寸減小，實(shí)現(xiàn)更高密度集成，功能、性能以及能效比大幅提升，成本降低，一如過去半個(gè)多世紀(jì)以來微處理器（Micro-processor）和半導(dǎo)體存儲(chǔ)器芯片所呈現(xiàn)出的發(fā)展特點(diǎn)一樣。

　　為了使特征尺寸持續(xù)縮小，作為實(shí)現(xiàn)圖形線寬最為核心的工藝——光刻技術(shù)，從最初的紫外光G-line線（436nm）發(fā)展至今日的極紫外EUV（13.5nm）光刻技術(shù)。MOSFET晶體管也從早期二維結(jié)構(gòu)進(jìn)入3D FINFET，以延續(xù)摩爾定律。今年，海思麒麟9000系列采用5nm工藝節(jié)點(diǎn)制造，單顆芯片內(nèi)含有約150億個(gè)晶體管。

　　當(dāng)前，國際上臺(tái)積電、三星、英特爾等領(lǐng)先廠商仍在積極開展致力于持續(xù)縮小晶體管特征尺寸的研發(fā)。今年，臺(tái)積電年度技術(shù)研討會(huì)討論了使用極紫外EUV光刻技術(shù)讓工藝節(jié)點(diǎn)縮小到3nm。韓國三星電子宣布了其新一代3nm節(jié)點(diǎn)計(jì)劃及日程表。美國IBM也發(fā)布了2nm器件研發(fā)計(jì)劃。

　　但是，最初CMOS制程工藝節(jié)點(diǎn)與晶體管的柵極長(zhǎng)度相對(duì)應(yīng)，直觀反映集成電路晶體管器件微型化的程度。如英特爾Intel CEO Pat Gelsinger近日在Intel Accelerated大會(huì)上指出的，進(jìn)入3D晶體管時(shí)代后方案的多樣化其實(shí)不再指代任何具體的度量方法，無法全面展現(xiàn)該如何實(shí)現(xiàn)效能和性能的最佳平衡。也有人講，摩爾定律本質(zhì)上是經(jīng)濟(jì)規(guī)律，按照它的指引，大家有利可圖，且利潤(rùn)不菲。集成電路發(fā)展早期，確實(shí)如此，而且持續(xù)了將近半個(gè)多世紀(jì)。但是，進(jìn)入1Xnm節(jié)點(diǎn)后，一條晶圓線動(dòng)輒投入百億美元，因此，如何實(shí)現(xiàn)效能和性能的平衡成為業(yè)內(nèi)領(lǐng)先企業(yè)的發(fā)展戰(zhàn)略。

　　龍頭企業(yè)加速布局3D集成封裝技術(shù)

　　隨著后摩爾時(shí)代的到來，先進(jìn)集成封裝技術(shù)被推向舞臺(tái)的正中央。近來，臺(tái)積電、英特爾、三星等半導(dǎo)體領(lǐng)先廠商均在加速部署3D集成封裝技術(shù)。

　　近日，臺(tái)灣工業(yè)技術(shù)研究院研究總監(jiān) Yang Rui預(yù)測(cè)，臺(tái)積電將在芯片制造業(yè)再占主導(dǎo)地位5年，3D集成封裝是關(guān)鍵。如果說摩爾定律是通過縮小特征線寬尺寸將更多晶體管塞進(jìn)一顆芯片里，以實(shí)現(xiàn)更多功能，那么，后摩爾時(shí)代先進(jìn)集成封裝則是將更多裸芯片像疊床架屋一樣堆放在一起并塞進(jìn)一個(gè)封裝內(nèi)。而且，還要在這些水平、垂直方向堆疊的裸芯片之間通過最小尺寸導(dǎo)電通道互連起來。

　　其中，實(shí)現(xiàn)裸芯片厚度方向電氣連接的通道即是硅通孔技術(shù)（Through-Si-Via，TSV），堆放裸芯片之間的電氣連接即是微凸點(diǎn)（Micro-bump）等，同一水平面上裸芯片之間的電氣連接的通道則是再布線金屬層（Redistribution Layer，RDL），這三者即是后摩爾時(shí)代先進(jìn)集成封裝的關(guān)鍵要素。

　　當(dāng)前，最具代表性后摩爾先進(jìn)集成封裝技術(shù)主要有臺(tái)積電推出的CoWoS（Chip-on-Wafer-on-Substrate）、3D SoIC（System-on-Integrated-Chips）、InFO_SoW（Integrated Fan-outWafer-Level-Package_System-on-Wafer）等，如今年全球TOP 500超算榜排名第一的日本超算富岳所搭載的 Fujitsu A64FX 處理器就采用了臺(tái)積電 CoWoS 封裝技術(shù)，我國華為海思升騰910、燧原智能科技DTU1.0等芯片據(jù)悉亦是采用臺(tái)積電 CoWoS技術(shù)，最近報(bào)道的特斯拉Tesla Dojo訓(xùn)練芯片也采用了臺(tái)積電InFO-SOW技術(shù)平臺(tái)。

　　后摩爾先進(jìn)集成封裝技術(shù)還包括英特爾推出的2.5D 嵌入式多互連橋（EMIB）技術(shù)、3D 封裝 Foveros 技術(shù)，以及將 EMIB 與 Foveros 相結(jié)合的 Co-EMIB 技術(shù)等，2020年他們推出的Lakefield微處理器即采用了3D 封裝 Foveros 技術(shù)。近日，韓國三星電子也公布了其 3D 封裝技術(shù)為 Extended-Cube，簡(jiǎn)稱 X-Cube，通過 TSV 進(jìn)行互連可將 SRAM 層堆疊在邏輯層上，SRAM 與邏輯部分分離能騰出更多空間來堆棧更多內(nèi)存，該技術(shù)已能用于7nm乃至5nm工藝。

　　后摩爾時(shí)代多種先進(jìn)封裝技術(shù)與先進(jìn)工藝節(jié)點(diǎn)融合趨勢(shì)明顯

　　可以講，對(duì)先進(jìn)集成封裝追求一直伴隨著集成電路產(chǎn)業(yè)的發(fā)展，這同時(shí)源于對(duì)晶體管集成極限追求的探索和對(duì)摩爾定律失效前景的擔(dān)憂。早在1976年，美國通用電氣公司研究人員提出開發(fā)可貫穿IC芯片體厚度方向的導(dǎo)電通道，以支持芯片體堆疊集成。但是，當(dāng)時(shí)，集成電路正處于青年期，無法與摩爾定律——晶體管尺寸持續(xù)縮小技術(shù)路線競(jìng)爭(zhēng)。2002年前后，集成電路進(jìn)入深亞微米節(jié)點(diǎn)，日本半導(dǎo)體產(chǎn)業(yè)界啟動(dòng)了超級(jí)半導(dǎo)體芯片研發(fā)計(jì)劃，以期開發(fā)將裸芯片堆疊集成技術(shù)實(shí)現(xiàn)更高密度3D集成。2007年前后，韓國三星電子演示了基于TSV互連的多層裸芯片堆疊集成，再一次將集成電路先進(jìn)集成封裝技術(shù)研發(fā)推向高潮。也是在此時(shí)段，我國也啟動(dòng)了TSV三維封裝技術(shù)相關(guān)研究計(jì)劃。然而，2016年蘋果公司推出的A10處理器采用了臺(tái)積電公司InFO先進(jìn)封裝技術(shù)，英特爾公司采用了EBIM技術(shù)應(yīng)用其可編程邏輯器件產(chǎn)品上，以TSV互連技術(shù)為代表的先進(jìn)集成封裝技術(shù)的社會(huì)熱度直線下降。

　　隨著人工智能、大數(shù)據(jù)、云計(jì)算、異構(gòu)計(jì)算等的快速發(fā)展，Chiplet（芯粒）設(shè)計(jì)理念再度興起。其實(shí)Chiplet并非新概念，它通過先進(jìn)集成封裝技術(shù)將不同工藝節(jié)點(diǎn)的裸芯片混合集成，以解決傳統(tǒng)延續(xù)摩爾定律帶來的超大面積單顆SoC芯片的良率、成本、開發(fā)成本與周期長(zhǎng)等問題，尤其是在價(jià)值高但是產(chǎn)品市場(chǎng)需求不夠大的情況，Ciplet帶來的IP復(fù)用會(huì)帶來更多收益。

　　今天，以TSV互連、RDL、Micro-bump為核心要素的后摩爾時(shí)代先進(jìn)集成封裝技術(shù)呈現(xiàn)出與Chiplet融合、摩爾定律前沿工藝節(jié)點(diǎn)融合的特征與趨勢(shì)，與已成為支撐高效能計(jì)算SoC芯片的最為先進(jìn)技術(shù)平臺(tái)，是臺(tái)積電、英特爾、三星電子等頭部企業(yè)技術(shù)發(fā)展戰(zhàn)略布局的關(guān)鍵點(diǎn)。

　　后摩爾時(shí)代先進(jìn)封裝與Chiplet的設(shè)計(jì)理念互為支撐

　　當(dāng)裸芯片之間互連尺寸與芯片內(nèi)晶體管互連尺寸接近時(shí)，后摩爾時(shí)代疊床架屋的裸芯片體究竟是一顆芯片還是一個(gè)封裝體？可以說，封裝體既是芯片，更是系統(tǒng)。

　　未來，TSV互連、RDL、Micro-bump等關(guān)鍵互連要素的特征尺寸將進(jìn)一步縮小，芯片種類及數(shù)目、堆疊層數(shù)更多，架構(gòu)與接口標(biāo)準(zhǔn)化，多信號(hào)域多類別器件的滲透應(yīng)用擴(kuò)展，將是后摩爾時(shí)代的先進(jìn)集成封裝重要發(fā)展方向。

　　盡管后摩爾時(shí)代先進(jìn)集成封裝的理念很簡(jiǎn)單、很容易理解，但是工程實(shí)現(xiàn)卻非常具有挑戰(zhàn)性。從工藝制程層面講，硅通孔TSV互連工藝引入以及所增加的超薄晶圓片操作等工藝步驟，會(huì)嚴(yán)重影響集成電路芯片工藝制程，兼容性、可制造性、工藝制程監(jiān)測(cè)管控等面臨一系列的挑戰(zhàn)，這需要工藝、材料、裝備等產(chǎn)業(yè)協(xié)同。從設(shè)計(jì)層面講，后摩爾時(shí)代的先進(jìn)封裝意味著芯片設(shè)計(jì)由傳統(tǒng)二維平面設(shè)計(jì)進(jìn)入三維空間設(shè)計(jì)，必須有設(shè)計(jì)方法學(xué)與EDA工具、三維架構(gòu)、接口標(biāo)準(zhǔn)化等配套支撐。

　　后摩爾時(shí)代的先進(jìn)集成封裝正在重塑產(chǎn)品的供應(yīng)鏈、價(jià)值鏈，也在影響著產(chǎn)業(yè)形態(tài)、競(jìng)爭(zhēng)格局。傳統(tǒng)IC產(chǎn)品一般采用由IC代工廠、封裝廠等分工接力完成的模式，而今，價(jià)值的天平正在向代工廠傾斜。以英特爾Lakefield微處理器為例，集成電路芯片的TSV工藝、Chip-on-Wafer等均由英特爾公司完成，這些環(huán)節(jié)成為技術(shù)鏈條中最為關(guān)鍵的部分，在產(chǎn)品成本中占比較大，且附加值高。而且，先入為主的優(yōu)勢(shì)突出，生態(tài)一旦形成，對(duì)于后來者而言，意味著門檻高筑，市場(chǎng)進(jìn)入難度更大。

　　后摩爾時(shí)代的先進(jìn)封裝技術(shù)與Chiplet的設(shè)計(jì)理念互為支撐、互為成就，在制造領(lǐng)域，可能會(huì)使傳統(tǒng)的封裝廠、未進(jìn)入的代工廠處于不利競(jìng)爭(zhēng)地位，高效能計(jì)算SoC芯片設(shè)計(jì)廠面臨供應(yīng)鏈集中、可選制造廠越來越少，處于不利競(jìng)爭(zhēng)地位。但是，在IC設(shè)計(jì)領(lǐng)域也有可能打開一扇窗，為眾多專注于做專用IC芯片的中小企業(yè)提供發(fā)展機(jī)遇。Chiplet 的發(fā)展前景如何，特別是獨(dú)立第三方Chiplet 供應(yīng)商的商業(yè)模式是否成立，誰會(huì)從中獲益，還要拭目以待。

　　2008年前后，我國集成電路產(chǎn)業(yè)開始布局后摩爾時(shí)代先進(jìn)封裝技術(shù)，項(xiàng)目成員單位包括國內(nèi)知名高校以及國內(nèi)知名代工廠、封裝企業(yè)，起步不算晚，并取得了一系列研究成果，培育了多家先進(jìn)封裝材料、裝備優(yōu)秀企業(yè)，在CMOS圖像傳感器、RF MEMS等產(chǎn)品領(lǐng)域取得了突破發(fā)展。但是，鑒于我國在高效能計(jì)算CPU等產(chǎn)業(yè)鏈的發(fā)展情況，該領(lǐng)域的產(chǎn)業(yè)化應(yīng)用方面已經(jīng)滯后于臺(tái)積電、英特爾等國際頭部公司，差距正在拉大，且技術(shù)門檻正在抬高。當(dāng)前，先進(jìn)封裝技術(shù)正處于發(fā)展關(guān)鍵期，建議國家主管部門加強(qiáng)頂層設(shè)計(jì)、引導(dǎo)，產(chǎn)業(yè)頭部企業(yè)發(fā)揮責(zé)任擔(dān)當(dāng)，產(chǎn)業(yè)鏈協(xié)同攻關(guān)，勇攀科技高峰，解決“卡脖子”難題，引領(lǐng)集成電路產(chǎn)業(yè)安全、健康發(fā)展。

　　作者馬盛林，系廈門大學(xué)機(jī)電工程系副教授