基于 HVCMOS工藝的H橋驅動電路版圖設計
2021年電子技術應用第6期
李 芳，焦繼業(yè)，馬彩彩
西安郵電大學 電子工程學院，陜西 西安710121
摘要： 介紹了基于HVCMOS工藝的低成本、高集成度、強驅動性能功率集成電路(Power IC，PIC)H橋的設計實現(xiàn)。建立的金屬互連線評估模型可在設計早期對H橋物理版圖方案進行優(yōu)差性判斷，不依賴設計后仿真,從而提高設計效率。H橋不同互連線設計方案的比較結果表明，多插指陣列器件互連線(M2及以上層金屬)與器件本體的金屬層M1垂直、梯形狀互連結構，能夠提高互連線沿電流流向的有效長寬比，減小寄生電阻。
中圖分類號： TN492
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.201078
中文引用格式： 李芳，焦繼業(yè)，馬彩彩. 基于 HVCMOS工藝的H橋驅動電路版圖設計[J].電子技術應用，2021，47(6)：35-39.
英文引用格式： Li Fang，Jiao Jiye，Ma Caicai. H-bridge driver circuit layout design based on HVCMOS technology[J]. Application of Electronic Technique，2021，47(6)：35-39.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.201078
中文引用格式： 李芳，焦繼業(yè)，馬彩彩. 基于 HVCMOS工藝的H橋驅動電路版圖設計[J].電子技術應用，2021，47(6)：35-39.
英文引用格式： Li Fang，Jiao Jiye，Ma Caicai. H-bridge driver circuit layout design based on HVCMOS technology[J]. Application of Electronic Technique，2021，47(6)：35-39.
H-bridge driver circuit layout design based on HVCMOS technology
Li Fang，Jiao Jiye，Ma Caicai
College of Electronic Engineer，Xi′an University of Posts and Telecommunications，Xi′an 710000，China
Abstract： The design and realization of a H-bridge which is power integrated circuit(Power IC, PIC) and based on the HVCMOS process with low cost, high integration and strong driving performance is introduced. The established metal interconnection evaluation model can judge the H-bridge physical layout in the early stage of the design and does not rely on post-design simulation, thereby improving design efficiency.The comparison result of different interconnection design of H-bridge shows that the interconnection of multi-finger array device(M2 layer and above metal) is perpendicular to the metal layer M1 of the device and ladder-shaped structure can improve the effective aspect ratio of the interconnection along the current flow direction, thus reduce parasitic resistance.
Key words : HVCMOS；H-bridge；high integration；low on-resistance
0 引言
CMOS工藝具有低功耗、速度快、抗干擾能力強、高集成度、制程簡單、成本低等優(yōu)點，已成為低壓模擬和數(shù)模混合集成電路的主流工藝技術[1]。為滿足高壓驅動應用領域的設計需求，在低壓LVCMOS工藝基礎上發(fā)展出高壓HVCMOS工藝。其相比高壓BCD(Bipolar-CMOS-DMOS)工藝，可省去外加生長外延、埋層，且不必考慮不同型器件的兼容與工藝光刻版重復利用[2-4]。HVCMOS工藝的出現(xiàn)為低成本的H橋驅動設計提供一條可行的技術途徑。
在驅動應用設計中，器件導通高阻直接影響轉換效率與驅動能力。因此，通常要求器件源漏導通內阻在毫歐級。實際上，器件源漏導通內阻既包括器件自身導通內阻，也有物理版圖設計引入的寄生電阻(不同的封裝形式也會造成不同的引線電阻)。H橋的強驅動性能依賴于優(yōu)良的后端物理版圖設計。
物理版圖是電路設計與制造的橋梁，影響設計性能與集成度[5]。本文從物理版圖角度對H橋驅動進行了優(yōu)化設計，旨在滿足H橋驅動的高性價比應用需求。
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作者信息：
李 芳，焦繼業(yè)，馬彩彩
(西安郵電大學 電子工程學院，陜西 西安710121)
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