SK海力士CEO李錫熙今日在IEEE國際可靠性物理研討會（IRPS）上作了主題演講，講述了SK海力士產(chǎn)品的未來計劃，分享了一些概念性技術(shù)，比如用EUV光刻生產(chǎn)的DRAM和600層堆疊的3D NAND。

　　目前為止SK海力士最新的3D NAND是512Gb 176層堆疊的3D NAND，看起來600層還很遙遠(yuǎn)，目前他們還只是在研究這種可能性，在達(dá)到600層堆疊前還需要解決各種問題。SK海力士致力于確蝕刻技術(shù)實現(xiàn)高縱橫比，以實現(xiàn)業(yè)界所需的高密度技術(shù)，此外他們還推出了原子層沉積技術(shù)，以進一步改善單元的電荷存儲性能，并在需要時把電荷放出，同時開發(fā)新的導(dǎo)電材料讓電荷在一定程度上保持均勻。除此之外為了解決薄膜應(yīng)力問題，控制了薄膜的機械應(yīng)力水平，并優(yōu)化了單元氧化氮材料。為了應(yīng)對在有限的高度上堆疊更多電池時發(fā)生的電池間干擾現(xiàn)象和電荷損失，SK Hynix開發(fā)了隔離電荷陷阱氮化物結(jié)構(gòu)來增強可靠性。為了對應(yīng)在有限高度內(nèi)堆疊多層時發(fā)生的單元間電荷干擾與電荷損失，SK海力士開發(fā)了隔離電荷陷阱氧化物結(jié)構(gòu)，以提高可靠性。

　　在DRAM方面，SK海力士引入了EUV光刻設(shè)備來解決以往DUV光刻的局限性，制程工藝能輕松達(dá)到10nm以下，以此來提升生產(chǎn)效率。當(dāng)然還有問題要解決的，比如為了保持單元電容，他們正試圖改善電介質(zhì)厚度，開發(fā)具有高介電常數(shù)的新材料，并采用新的單元結(jié)構(gòu)。這些單元互連需要盡可能低的電阻，他們正在尋找新一代電極與絕緣材料，并推出新工藝。

　　提議整合CPU及內(nèi)存，另提出CXL內(nèi)存解決方案

　　李錫熙還提出了整合CPU以及內(nèi)存的想法。目前內(nèi)存標(biāo)準(zhǔn)正在準(zhǔn)從DDR4過渡到DDR5上，后者相比前者可以帶來不少的性能增幅。不過，無論DDR內(nèi)存有多快，與HBM相比在速度上還是要落后不少。這點也是李錫熙認(rèn)為CPU以及內(nèi)存應(yīng)該要合并整合的基礎(chǔ)。

　　他在研討會上發(fā)表了對于一套“融合存儲以及邏輯”、更快的存儲標(biāo)準(zhǔn)的愿景。

　　“高帶寬內(nèi)存的速度提升是通過增加CPU及內(nèi)存之間的通道而來的，而在CPU以及內(nèi)存共同處于同一模塊的近內(nèi)存處理（Processing Near Memory，簡稱PNM）中，速度提升會更多。如果更進一步的話，在內(nèi)存內(nèi)處理（Processing In Memory，簡稱PIM）中，當(dāng)CPU以及內(nèi)存都處于單一包裹（package）上的時候，速度可以獲得更大加的提升。而最終，CPU以及內(nèi)存整合在同一芯片中的內(nèi)存內(nèi)計算（Computing in Memory，簡稱CIM）可以讓內(nèi)存速度提升更加多?！?/p>

　　圖片來源：三星

　　海力士目前是全球第二大存儲生產(chǎn)商，不過他們并沒有開發(fā)及生產(chǎn)任何諸如CPU的芯片，因此CEO李錫熙呼吁半導(dǎo)體巨頭之間互相合作，形成一個可以維持CPU及內(nèi)存集成的生態(tài)圈。

　　“只有在消費者、供貨商、學(xué)術(shù)界以及政府之間形成合作及共享的開放創(chuàng)新性的戰(zhàn)略合作關(guān)系，我們才可以塑造一個追求經(jīng)濟及社會價值的新時代?！?/p>

　　另外，李錫熙也提出了一種名為Compute Express Link（CXL）的新標(biāo)準(zhǔn)，它可以與現(xiàn)有的PCIe總線互補。CXL內(nèi)存可以快速且高效地在CPU以及圖形/計算加速器，或者智能網(wǎng)絡(luò)界面中移動數(shù)據(jù)。

　　“CXL內(nèi)存不僅可以擴展帶寬以及容量，還可以實現(xiàn)持久性內(nèi)存的價值，是一種可以縮小內(nèi)存性能以及行業(yè)要求之間差距的解決方案。”