5G、AI、云端運算等高效運算需求持續(xù)增加，驅(qū)動半導(dǎo)體先進制程的發(fā)展，在半導(dǎo)體微縮技術(shù)難度與研發(fā)成本不斷提高下，半導(dǎo)體先進制程逐漸成為被少數(shù)IC制造廠壟斷的技術(shù)，也驅(qū)動了臺積電、三星與英特爾等近年在先進制程的競逐。
過去50多年來，IC制造廠主要遵循著摩爾定律，意即固定面積的電晶體數(shù)量每二年達到倍增，持續(xù)推動半導(dǎo)體制程微縮，其中最主要的重點技術(shù)就是定義晶體管特征尺寸大小的微縮技術(shù)。隨著制程微縮的持續(xù)推動，代表晶體管尺寸的微影技術(shù)節(jié)點不斷縮小，從1980年代的微米等級，持續(xù)進化到2004年以后的納米等級，乃至于2020年臺積電與三星導(dǎo)入量產(chǎn)的5納米。
微縮技術(shù)節(jié)點的推進，主要依循全球主要IC制造相關(guān)協(xié)會聯(lián)合擬定的國際半導(dǎo)體技術(shù)道路圖（ITRS）。2004年進入90納米節(jié)點后，面臨持續(xù)微縮的技術(shù)挑戰(zhàn)與成本壓力，ITRS參與成員、也就是主要IC制造商陸續(xù)退出先進制程研發(fā)，從2001年的19家逐漸減少到2016年的五家：臺積電、英特爾、三星、GlobalFoundries以及聯(lián)電，中國大陸的中芯則緊追在后，確立了半導(dǎo)體專業(yè)代工產(chǎn)業(yè)生態(tài)，芯片規(guī)格也不再由IC制造商所主導(dǎo)，而是由系統(tǒng)需求、IC設(shè)計業(yè)者與IC制造商共同決定。
ITRS也在2017年功成身退，取而代之的是更著重于新系統(tǒng)需求的國際元件與系統(tǒng)路線圖（IRDS），隨著聯(lián)電及GlobalFoundries相繼在2017及2018年宣布放棄7納米以下制程研發(fā)，全球半導(dǎo)體先進制程最終聚焦在臺積電、英特爾與三星三家大廠。
在先進制程技術(shù)的發(fā)展中，英特爾在早年處于絕對領(lǐng)先的地位，技術(shù)超越臺積電與三星一個世代。然而，在2014年進入14納米制程后，英特爾在下一世代10納米技術(shù)節(jié)點的研發(fā)陷入瓶頸，而臺積電與三星趁勢迎頭趕上，于2018年分別導(dǎo)入7奈米量產(chǎn)制程，并于2020年先后導(dǎo)入5納米量產(chǎn)制程。
英特爾雖于2019年導(dǎo)入了10奈米量產(chǎn)制程，但已落后臺積電與三星一年左右，并影響自制高階芯片的產(chǎn)能與競爭力，為遏制高階芯片的市占率滑落，英特爾在積極投入下一個技術(shù)節(jié)點研發(fā)的同時，也不得不對委托臺積電或三星來完成部分芯片制作的方案，進行審慎的評估。
在晶體管結(jié)構(gòu)選擇方面，目前臺積電、英特爾、三星都采用鰭式場效應(yīng)晶體管（FinFET）結(jié)構(gòu)，而下一世代的晶體管結(jié)構(gòu)是所謂的環(huán)繞式閘極（GAA）結(jié)構(gòu)，藉由更大的閘極接觸面積提升對電晶體導(dǎo)電通道的控制能力，從而降低操作電壓、減少漏電流，有效降低芯片運算功耗與操作溫度。
技術(shù)領(lǐng)先的臺積電在3納米節(jié)點則預(yù)計持續(xù)采用FinFET結(jié)構(gòu)，并規(guī)劃在2納米節(jié)點才導(dǎo)入GAA結(jié)構(gòu)，但落后的三星與英特爾，則選擇在下一技術(shù)節(jié)點（三星在3納米，英特爾在5納米）就導(dǎo)入GAA結(jié)構(gòu)，試圖藉由GAA結(jié)構(gòu)的優(yōu)勢提升晶片的效能，來因應(yīng)與臺積電之間的競爭，三星更是規(guī)劃提前于2021年導(dǎo)入3納米GAA量產(chǎn)制程，在技術(shù)節(jié)點的突破時程上再次取得領(lǐng)先地位。
為達成芯片運算效能的持續(xù)提升，摩爾定律要求每二年固定面積的晶體管數(shù)量倍增，但是，隨著技術(shù)節(jié)點的推進，微影技術(shù)以及搭配的薄膜、蝕刻等技術(shù)挑戰(zhàn)與研發(fā)成本持續(xù)高漲，歷經(jīng)50余年的摩爾定律已經(jīng)面臨極限。以臺積電與三星為例，每一技術(shù)節(jié)點的尺寸微縮已經(jīng)無法達到晶體管數(shù)量倍增的目標，必須藉由新的方法增加晶體管的密度。
根據(jù)IRDS的規(guī)劃，在2021～2022年以后，F(xiàn)inFET結(jié)構(gòu)將被GAA結(jié)構(gòu)所取代，而半導(dǎo)體先進制程將會邁入2納米技術(shù)節(jié)點，但在此之后，制程微縮的難度與成本將會難以承受，取而代之的是在相同的技術(shù)節(jié)點中發(fā)展新的晶體管結(jié)構(gòu)，其中主流的技術(shù)發(fā)展方向，就是透過晶體管的向上堆疊增加電晶體的數(shù)量與密度，再下一步則是透過調(diào)整晶體管上方的金屬內(nèi)連線結(jié)構(gòu)，壓縮內(nèi)連線空間形成更密集的電路交錯堆疊，以縮小邏輯單元的整體面積。預(yù)期未來10年，晶體管與內(nèi)連線堆疊技術(shù)將是半導(dǎo)體制程研發(fā)的主要方向，需要IC設(shè)計、制程、材料、封裝以及制程設(shè)備等所有相關(guān)技術(shù)的密切配合。
摩爾定律面臨極限，以金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）為主的硅晶體管在2納米技術(shù)節(jié)點之后已面臨技術(shù)與成本的雙重瓶頸，新的晶片結(jié)構(gòu)如晶體管與內(nèi)連線的3D堆疊設(shè)計已被確立為未來十年的發(fā)展重點。
面對芯片運算效能提升的需求，IC制造業(yè)者必須持續(xù)投入研發(fā)，而在既有制程技術(shù)的精進以外，新結(jié)構(gòu)、新材料或新元件物理的發(fā)展將是新的競逐重點。