“DDR4跑2400，等長(zhǎng)控±25mil，時(shí)序有沒有問題？”

“正常操作，沒有問題”

“那時(shí)序差260ps有沒有問題？”

“那怕是藥丸”

“那等長(zhǎng)控±25mil，時(shí)序差260ps有沒有問題？”

瞬間這個(gè)問題就把我驚出了一身冷汗，我們的layout工程師，真是各種操作秀到人頭皮發(fā)麻。雖然在SI領(lǐng)域還是個(gè)小學(xué)生，但我也知道等長(zhǎng)相差在25mil左右時(shí)，時(shí)序是不可能相差260ps的。

我們的layout工程師也知道，按照常規(guī)操作來講，普通FR4級(jí)別的板材，時(shí)序和長(zhǎng)度換算的經(jīng)驗(yàn)公式是1ps≈6mil。像這種脫離常識(shí)的事情必須要用事實(shí)說話，于是反手就發(fā)了一張圖，長(zhǎng)度和時(shí)間如下圖所示。

從上面的圖上看來，信號(hào)之間的長(zhǎng)度差只有4mil的情況下，時(shí)序相差266ps，這真的是刷新了三觀。

但是事實(shí)擺在了眼前，那就需要找到導(dǎo)致這種情況的原因了。等長(zhǎng)不等時(shí)的情況雖然存在，但是目前還是設(shè)計(jì)階段，時(shí)序差距又如此離譜，所以設(shè)置出現(xiàn)問題的可能性比較大。首先懷疑是不是pin delay時(shí)間沒有填正確引起的，檢查了PIN delay的設(shè)置。嗯，意料之中，PIN delay開關(guān)是打開的，問layout工程師，是不是pin delay沒有填寫正確，結(jié)果回復(fù)是軟件中沒有填pin delay的相關(guān)參數(shù)，這個(gè)可能性pass了。

既然不是軟件設(shè)置問題，那么把時(shí)間短的網(wǎng)絡(luò)高亮，看看具體的走線情況，如下圖所示，發(fā)現(xiàn)所有時(shí)序參數(shù)比較小的網(wǎng)絡(luò)都集中在了第十層，如下圖所示。

發(fā)現(xiàn)上面這個(gè)情況時(shí)，感覺到離真相只有一步之差了，但是又有一層紙擋在中間，感受不到那一閃而過的靈感。從頭開始捋一下這個(gè)過程。從時(shí)序和長(zhǎng)度的換算公式開始，看影響因素有哪些。下面是傳輸線在介質(zhì)中的傳輸速度公式：

影響因素兩個(gè)，一個(gè)是相對(duì)導(dǎo)磁率，一般不含鐵磁體的介質(zhì)材料，這個(gè)參數(shù)都為1；另一個(gè)是相對(duì)介電常數(shù)，這個(gè)和材料參數(shù)的設(shè)置有關(guān)系，可以在軟件的層疊設(shè)置中體現(xiàn)。檢查一下層疊，看這個(gè)參數(shù)的設(shè)置是否有問題。如下圖所示，果然，DK的設(shè)置是有部分不正確的。

將DK按照設(shè)計(jì)的層疊重新正確填寫后，時(shí)序回復(fù)了正常，如下圖所示。

所以其實(shí)這種等長(zhǎng)不等時(shí)的情況，實(shí)際上延時(shí)的誤差并不存在，是軟件設(shè)置欺騙了你，實(shí)際的板子生產(chǎn)后，并不會(huì)有這種延時(shí)差距。雖然不會(huì)帶來什么影響，但是這個(gè)情況的出現(xiàn)，可能會(huì)讓設(shè)計(jì)人員嚇自己一跳，以致夜不能寐，于是就有了開頭的提問。

下面是文末彩蛋時(shí)間，設(shè)計(jì)中的層疊參數(shù)正確填寫是很有必要的，影響不僅是時(shí)序方面，還可以根據(jù)這些參數(shù)用軟件直接算阻抗，如下圖所示，這是軟件自帶的一個(gè)小功能，可以計(jì)算傳輸線的阻抗和電容，電感參數(shù)。

— end —

本期提問

實(shí)際中，什么情況可能造成等長(zhǎng)卻不等時(shí)？

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文作者｜ 劉為霞