芯片面積和缺陷密度

　　與晶圓表面地缺陷密度對應，芯片地尺寸也對晶圓電測良品率有一定的影響。

　　電路密度和缺陷密度

　　晶圓表面的缺陷通過使部分芯片發(fā)生故障從而導致整個芯片失效。有些缺陷位于芯片不敏感區(qū)，并不會導致芯片失效。

　　然而，由于日減小的特征工藝尺寸和增加的元器件密度，電路集成度有逐漸升高的趨勢。這種趨勢使得任何給定缺陷落在電路有源區(qū)域的可能性增加了。

　　工藝制程步驟的數(shù)量

　　工藝制程步驟的數(shù)量被認為是晶圓廠CUM良品率的一個限制因素。步驟越多，打碎晶圓或?qū)A誤操作的可能性就越大。這個結(jié)論同樣適用于晶圓電測良品率。隨著工藝制程步驟數(shù)的增加，除非采取相應措施來降低由此帶來的影響，晶圓背景缺陷密度將增加。增加的背景缺陷密度會影響更多的芯片，使晶圓電測良品率變低。

　　特征圖形尺寸和缺陷尺寸

　　更小的特征工藝尺寸從兩個主要方面使維持一個可以接受的晶圓電測良品率使得更困難。第一，較小圖像的光刻比較困難。第二，更小的圖像對更小的缺陷承受力很差，對整體的缺陷密度的承受力也變得更差。最小特征工藝尺寸對允許缺陷尺寸的10:1定律已經(jīng)被討論過了。一項評估指出，如果缺陷密度為每平方厘米1個缺陷，特征工藝尺寸為0.35um的電路的晶圓電測良品率會比相同條件下的0.5um電路低10%。

　　工藝制程周期

　　晶圓在生產(chǎn)中實際處理的時間可以用天來計算。但是由于在各工藝制程站的排隊等候和工藝問題引起的臨時性減慢，晶圓通常會在生產(chǎn)區(qū)域停留幾個星期。

　　晶圓等待時間越長，受到污染而導致電測良品率降低的可能性就越大。向即時生產(chǎn)方式的轉(zhuǎn)變是一種提高良品率及降低由生產(chǎn)線存量增加帶來的相關成本的嘗試。

　　封裝和最終測試良品率

　　完成晶圓電測后，晶圓進入封裝工藝，又稱為封裝與測試在那里它們被切割成單個芯片并被封裝進保護性外殼中。在一系列步驟中也包含多次目檢和封裝工藝制程的質(zhì)量檢查。

　　在封裝工藝完成后，封裝好的芯片會經(jīng)過一系列的物理、環(huán)境和電性測試，總稱為最終測試。最終測試后，第三個主要良品率被計算出來，即最終測試的合格芯片數(shù)與晶圓電測合格芯片數(shù)的比值。

　　整體工藝良品率

　　整體工藝良品率是3個主要的乘積。這個數(shù)字以百分數(shù)表示，給出了出貨芯片數(shù)相對最初投入晶圓上完整芯片數(shù)的百分比。它是對整個工藝流程成功率的綜合評測。

　　整體良品率隨幾個主要的因素變化。上圖列出了典型的工藝良品率和由此計算出的整體良品率。前兩列是影響單一工藝及整體良品率的主要工藝制程因素。

　　第一列是特定電路的集成度。電路集成度越高，各種良品率的預期值就越低。更高的集成度意味著特征圖形尺寸的相應減小。第二列給出了生產(chǎn)工藝的成熟程度。在產(chǎn)品生產(chǎn)的整個生命周期內(nèi)，工藝良品率的走勢幾乎都呈現(xiàn)S彎曲的特性。開始階段，許多初始階段的問題逐漸被解決，良品率上升較緩慢。

　　接下來是一個良品率迅速上升的階段，最終良品率會穩(wěn)定在一定的水平上，它取決于工藝成熟程度、芯片尺寸、電路集成度、電路密度和缺陷密度共同作用。下圖數(shù)據(jù)顯示，對于簡單成熟的產(chǎn)品，整體良品率可能在很低的良品率到90%的范圍內(nèi)變化。半導體制造商把它們的良品率水平視為機密信息，因為從工藝良品率直接就可以得出相應的利潤和生產(chǎn)管理水平。

　　從上表的數(shù)據(jù)可以看出晶圓電測良品率是3個良品率點中最低的，這就是為什么會有許多致力于提高晶圓電測良品率的計劃。有一段時間晶圓電測良品率的提升對生產(chǎn)率的提高產(chǎn)生最大的影響。更大和更復雜的芯片的出現(xiàn)使得如設備持有成本等其他因素被加入到提高生產(chǎn)率的范疇。百萬級芯片時代要求的成功是晶圓電測良品率需要在90%的范圍。