0 引言

    目前大部分的SoC是混合信號(hào)設(shè)計(jì)，混合信號(hào)驗(yàn)證成為了SoC成功的重要一環(huán)?；旌闲盘?hào)驗(yàn)證的挑戰(zhàn)主要包括：產(chǎn)生和驗(yàn)證行為級(jí)模型、晶體管級(jí)仿真速度不夠快、缺少混合信號(hào)VIP、驗(yàn)證功耗目標(biāo)等。本文將分別介紹行為模型產(chǎn)生和數(shù)字為主的混合信號(hào)驗(yàn)證方法學(xué)^[1]。

1 KW41設(shè)計(jì)

    KW41是一款超低功耗、高集成度的單芯片多協(xié)議無線通信MCU, 它集成了2.4 GHz收發(fā)器，同時(shí)具備BlueTooth Low Energy(BLE) V4.2 和IEEE 802.15.4射頻連接功能，內(nèi)核采用ARM Coretex M0+，F(xiàn)lash容量高達(dá)512 KB，SRAM容量128 KB，具備硬件加密模塊，擁有豐富的外設(shè)接口。KW41 主要的應(yīng)用包括：安保和近距離、醫(yī)療、智能家居、遙控?zé)o鑰門禁、遠(yuǎn)程遙控、信標(biāo)等。KW41是有NXP蘇州研發(fā)中心獨(dú)立完成的項(xiàng)目，包括頂層設(shè)計(jì)、驗(yàn)證、后端、測(cè)試設(shè)計(jì)。KW41獲得了NXP 2016年度第四季度產(chǎn)品獎(jiǎng)， 該獎(jiǎng)項(xiàng)在NXP全球每季度只有一個(gè)。圖1為KW41的設(shè)計(jì)圖。KW41為NXP吸引了眾多客戶，創(chuàng)造了巨大的效益。KW41項(xiàng)目使用了先進(jìn)的混合信號(hào)驗(yàn)證方法，在項(xiàng)目流片之前能夠及時(shí)發(fā)現(xiàn)設(shè)計(jì)的問題， 流片前提供了信心，充分保證了KW41能夠一次流片成功。

2 用Schematic Model Generator創(chuàng)建行為級(jí)模型

    在傳統(tǒng)驗(yàn)證流程中，模擬設(shè)計(jì)是由行為級(jí)模型來表征的，行為級(jí)模型包括：傳統(tǒng)數(shù)字模型、VerilogAMS模型、wreal模型、Verilog、SV nettype模型等^[2-3]。模型的創(chuàng)建者需要有一定的語言基礎(chǔ)，建模工作對(duì)模擬設(shè)計(jì)師提出了挑戰(zhàn)。一直以來，模擬設(shè)計(jì)師都期待一款圖形化的建模工具，Cadence schematic model generator(簡(jiǎn)稱SMG)就是一款這樣的工具。SMG是基于virtuoso界面，通過創(chuàng)建模型電路圖, 一鍵自動(dòng)生成行為級(jí)模型。行為級(jí)模型包括Verilog模型、VerilogAMS模型、wreal模型等，模型電路圖需要使用building blocks（簡(jiǎn)稱BBT）來構(gòu)建，類似搭積木的概念。SMG針對(duì)的用戶是缺少建模語言的模擬設(shè)計(jì)師。SMG提供了基本和高級(jí)的BBT，幫助用戶構(gòu)建模型電路圖，模型電路圖在不同設(shè)計(jì)之間可以復(fù)用。SMG生成的模型是完全開放的，可以使用第三方的仿真器仿真。SMG提供了160種BBT, 包括模擬功能、數(shù)字功能、算數(shù)功能、信號(hào)轉(zhuǎn)換功能等。wreal模型的雙向傳輸門可實(shí)現(xiàn)雙向通信功能。wreal模型是最適合數(shù)字為主的微控制器的模型，KW41設(shè)計(jì)中大量使用了wreal模型。

    建模的第一步就是端口類型的聲明，連接到數(shù)字模塊的端口應(yīng)該聲明成logic類型，連接到模擬模塊的端口應(yīng)該聲明成wreal類型或者electrical類型，這樣可以避免插入互聯(lián)模塊。圖2為SMG的工作流程。

    多層次建模是建模中一個(gè)重要的方面，全部打平的一層建模很難保證模型和電路圖的一致性，電路圖更新以后，模型維護(hù)難度增大。圖3是多層設(shè)計(jì)理念。在模擬設(shè)計(jì)中需要提出多層次設(shè)計(jì)的要求，自上而下分別是L2層、L1層和L0層，只有L0層允許有基本的單元，L1、L2都是symbol和symbol的互聯(lián)。SMG支持多層次建模。

    模型需要對(duì)電壓進(jìn)行檢測(cè)，成為功率感知建模。比如對(duì)于時(shí)鐘模塊，當(dāng)輸入電壓低于0.6 V時(shí)，時(shí)鐘輸出0；當(dāng)輸入電壓大于0.6 V且小于0.9 V時(shí)，時(shí)鐘輸出x；當(dāng)輸入電壓大于0.9 V且小于1.3 V時(shí)，時(shí)鐘輸出是一個(gè)周期性的時(shí)鐘信號(hào)。對(duì)于輸入電壓的檢測(cè)，可以滿足實(shí)現(xiàn)低功耗驗(yàn)證的需要。

    模型內(nèi)建自測(cè)試需求。對(duì)于模擬設(shè)計(jì)來說，可能對(duì)于輸入信號(hào)有具體的要求，比如2個(gè)輸入信號(hào)同時(shí)為高是不允許的，內(nèi)建的自測(cè)試可以幫助驗(yàn)證工程師發(fā)現(xiàn)來自數(shù)字部分的錯(cuò)誤設(shè)計(jì)。

3 數(shù)字為主的混合信號(hào)設(shè)計(jì)驗(yàn)證流程

    微控制器是典型的數(shù)字為主的混合信號(hào)設(shè)計(jì)，包括混合信號(hào)設(shè)計(jì)，如ADC、DAC、時(shí)鐘、射頻模塊、電源管理模塊等。微控制器的混合信號(hào)驗(yàn)證流程包括基于wreal模型的數(shù)字仿真、混合模式的數(shù)?；旌戏抡?、全芯片的晶體管級(jí)仿真。

3.1 混合模式的數(shù)?；旌戏抡?/strong>

    基于wreal模型的數(shù)字仿真使用Metrix driven驗(yàn)證方法學(xué)，用wreal模型代表模擬設(shè)計(jì)，目標(biāo)是發(fā)現(xiàn)數(shù)字設(shè)計(jì)的問題。模擬設(shè)計(jì)的仿真是在單獨(dú)的模擬仿真環(huán)境中進(jìn)行，端口加的是靜態(tài)的激勵(lì)，通過運(yùn)行各種corner的仿真來發(fā)現(xiàn)模擬設(shè)計(jì)的問題。通常數(shù)字和模擬關(guān)系十分緊密，有反饋的環(huán)路，由于wreal模型的局限性，模型不是100%精準(zhǔn)，基于wreal模型的數(shù)字仿真和模擬模塊的晶體管級(jí)仿真都不能滿足復(fù)雜SoC設(shè)計(jì)的要求。為實(shí)現(xiàn)既使用來自數(shù)字設(shè)計(jì)的激勵(lì)，又能夠達(dá)到晶體管級(jí)仿真的精度^[4]，就需要混合模式的數(shù)模混合仿真^[5]。

    KW41項(xiàng)目的混合模式的數(shù)模混合仿真是在SoC驗(yàn)證環(huán)境中完成的，是基于命令行方式的仿真。首先要制定詳細(xì)的混合模式數(shù)模仿真計(jì)劃，根據(jù)計(jì)劃編寫測(cè)試向量，對(duì)于仿真的結(jié)果，使用了自動(dòng)化檢測(cè)的方法，包括模擬斷言、靜態(tài)動(dòng)態(tài)模擬檢測(cè)等方法。這樣可以在設(shè)計(jì)的不同階段多次運(yùn)行所有仿真激勵(lì)，自動(dòng)化得到仿真結(jié)果，不是依靠人工檢測(cè)波形的方法。以上電序列驗(yàn)證為例，設(shè)計(jì)中包括3個(gè)關(guān)鍵電壓輸入，每個(gè)電壓域的上電先后順序和上電快慢都沒有明確的要求。綜合考慮各個(gè)電壓的范圍，上電先后快慢因素，3個(gè)電壓域的上電關(guān)系有幾十種組合情況，所有的模擬斷言會(huì)在上電過程中檢測(cè)所有模擬模塊的行為，對(duì)于錯(cuò)誤的行為會(huì)及時(shí)報(bào)錯(cuò)，有效地發(fā)現(xiàn)了模擬設(shè)計(jì)中相關(guān)的問題，這些問題在單模擬模塊的晶體管級(jí)仿真中無法發(fā)現(xiàn)^[6]。

    alwas @(ref_clka)

    begin

        vdd_lv_core_out=$cgav("testbench.top.alwayson_

                domain.m4_core_driver.vddlv","potential");

            pmc_isnk_2u=$cgav("testbench.top.alwayson_

                domain.pmc_core_ln28fdsoi.REFBIAS.reg_isnk_2u_ztc_0","flow");

        core_vdddig_1p8_current = $cgav("testbench.top.

      alwayson_domain.pmc_core_ln28fdsoi.vdddig_1p8","flow");

    end

    average #(.id("core_vdddig"))  monitor_core_vdddig

                (.in(core_vdddig_1p8_current),.clka(`CLKA));

    這是模擬斷言的一個(gè)例子，用$cgav可以拿到模擬電路內(nèi)部截點(diǎn)電壓和電流的值，可以用system verilog assertion來檢測(cè)這些電壓電流。Average函數(shù)可以算出電流的平均值。

    模擬assert是Cadence混合仿真中測(cè)模擬電路的一個(gè)重要特性。在圖4的設(shè)計(jì)中，來自bandgap的vref連接給一個(gè)模擬開關(guān)。圖5中pmos的襯底vdd來自adc regulator是關(guān)閉的，這違反了v(d,b)<0.3的規(guī)則，導(dǎo)致bandgap vref下降。Assertion 代碼：

    assert_vds assert sub=psvt33 expr="(v(d,s)>0.3)"

    assert_vdb assert sub=psvt33 expr="(v(d,b)>0.3)"

    生成的log文件：

    Warning from aps at time=10.5469 us during transient analysis `tran'.

        WARNING (APS-4056): assert_vdb, Instance

    testbench.top.a_ip_2p4ghz_transceiver_c90tfs.IRF_

                ANATOP.Ilf_sys.IADC.IADCQ.dac.I17.I0.MP:

            Expression `(v(d,b)>0.3)' is getting true.

        WARNING (APS-4056): assert_vdb, Instance

    testbench.top.a_ip_2p4ghz_transceiver_c90tfs.IRF_

        ANATOP.Ilf_sys.IADC.IADCI.dac.I17.I0.MP:

        Expression `(v(d,b)>0.3)' is getting true.

    Circuit check也可以用來檢測(cè)模擬電路，針對(duì)APS, XPS仿真器分別提供了不同的檢測(cè)語法。Static check在仿真開始之前進(jìn)行檢測(cè)，dynamic check整個(gè)瞬態(tài)分析過程中持續(xù)檢測(cè)，最終結(jié)果為XML格式文件，可用瀏覽器查看。目前常用的是high impedance node、高阻截點(diǎn)檢查、leakage path檢查、floating node induced leakage path。

3.2 用XPS MS做全芯片晶體管級(jí)仿真

    混合模式晶體管級(jí)仿真中，數(shù)字設(shè)計(jì)是由RTL代碼來表征，由于使用了CPF流程，綜合以后會(huì)插入level shifter、isolation等單元，這些在RTL階段是不可見的。為了更精準(zhǔn)仿真整個(gè)芯片的上電和進(jìn)出低功耗模式的功能，需要在流片之前進(jìn)行全芯片晶體管級(jí)仿真。使用Cadence XPS MS仿真工具。

    全芯片晶體管級(jí)仿真流程：產(chǎn)生全芯片網(wǎng)表，轉(zhuǎn)換模擬CDL網(wǎng)表到spice網(wǎng)表格式，產(chǎn)生SRAM verilogA模型，把C代碼轉(zhuǎn)成hex文件加載進(jìn)入SRAM模型，加模擬激勵(lì)，用XPS仿真，存儲(chǔ)波形，使用circuit check檢測(cè)電路。

3.3 混合模式仿真發(fā)現(xiàn)問題分析

    圖6是混合模式數(shù)?；旌戏抡嬷邪l(fā)現(xiàn)的問題。27%的數(shù)字控制問題是指由于數(shù)字控制錯(cuò)誤導(dǎo)致的模擬設(shè)計(jì)的錯(cuò)誤，例如當(dāng)LDO和DCDC同時(shí)工作時(shí)，LDO輸入應(yīng)該比DCDC更低，由于數(shù)字的錯(cuò)誤控制，出現(xiàn)了相反的情況。23%的模擬內(nèi)部控制錯(cuò)誤指的是模擬設(shè)計(jì)中的問題，如ADC外部參考電壓選擇電路錯(cuò)誤，導(dǎo)致無法使用外部參考電壓。18%模擬模塊互聯(lián)錯(cuò)誤指的是單個(gè)模擬模塊功能正確，但是互聯(lián)以后功能不正確，例如LDO輸出的參考電壓連接給IO regulator，當(dāng)IO regulator打開之后，LDO參考電壓會(huì)出現(xiàn)上升，從而導(dǎo)致芯片產(chǎn)生低電復(fù)位。

4 結(jié)論

    在本項(xiàng)目中，數(shù)字驗(yàn)證工程師基于SMG產(chǎn)生的wreal模型發(fā)現(xiàn)了大量數(shù)字設(shè)計(jì)的問題，wreal模型大大提高了仿真效率?；旌夏Ｊ降臄?shù)模混合仿真發(fā)現(xiàn)了模擬模塊互聯(lián)、數(shù)字和模擬交互等方面的問題，以及多電壓域、漏電等問題，全芯片晶體管級(jí)仿真保證芯片可以正常上電?；旌闲盘?hào)驗(yàn)證方法學(xué)保證了芯片一次流片成功。

參考文獻(xiàn)

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[5] KUNDERT K.Principles of top-down mixed-signal design[EB/OL].The Designer′s Guide Community.(2003)[2017].http：//www.designers-guide.org/Design.

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作者信息：

梁  超1，2

（1.哈爾濱工業(yè)大學(xué) 航天學(xué)院，黑龍江 哈爾濱150001；2.恩智浦半導(dǎo)體蘇州研發(fā)中心，江蘇 蘇州215011）