0 引言

    脈沖多普勒（Pulse Doppler，PD）雷達(dá)是一種利用多普勒效應(yīng)檢測目標(biāo)信息的雷達(dá)，是在動(dòng)目標(biāo)顯示雷達(dá)基礎(chǔ)上發(fā)展起來的雷達(dá)體制。雷達(dá)脈沖信號(hào)寬度的選擇受到了兩個(gè)相互矛盾的因素制約：為了提高雷達(dá)的作用距離，需要較寬的脈寬；而為了提高距離分辨力與測距精度，則要求較窄的脈寬。早期雷達(dá)選用的是窄脈沖、高功率的折中方法，但是發(fā)射機(jī)與天饋線耐功率限制了系統(tǒng)的高功率。應(yīng)用了脈沖壓縮技術(shù)的PD雷達(dá)解決了該問題，即在發(fā)射時(shí)采用寬的脈寬信號(hào)，提高了雷達(dá)的作用距離，而接收時(shí)壓縮成窄脈沖，提高了距離分辨力與測距精度。

    本文設(shè)計(jì)了一種基于FPGA與多片DSP的PD脈沖壓縮雷達(dá)信號(hào)處理機(jī)，利用1片F(xiàn)PGA與3片高性能ADSP-TS201S協(xié)同工作，以流水線的方式實(shí)現(xiàn)了PD脈沖壓縮雷達(dá)針對線性調(diào)頻（Linear Frequency Modulation，LFM）信號(hào)脈沖串的脈沖壓縮、相參積累與恒虛警（Constant False Alarm Rate，CFAR）檢測處理，具有良好的處理性能與實(shí)時(shí)處理能力。

1 系統(tǒng)架構(gòu)

    本雷達(dá)處理機(jī)的核心處理器為1片F(xiàn)PGA與3片ADSP-TS201S。FPGA采用Xinlix公司出品的Virtex4系列XC4VSX55。系統(tǒng)由FPGA控制AD采集雷達(dá)回波信號(hào)，而AD采用12位AD9430。由于系統(tǒng)所處理的數(shù)據(jù)量非常大，系統(tǒng)為每片DSP配置了一片32 M×32 bit的SDRAM，以擴(kuò)展存儲(chǔ)空間。

    對于多ADSP-TS201S組成的系統(tǒng)，DSP之間的互聯(lián)方式主要分為LINK口耦合模型、共享總線耦合模型與LINK口共享總線混合模型。本雷達(dá)處理系統(tǒng)正是采用這種LINK口與總線共享相結(jié)合的互聯(lián)方式，將3片ADSP-TS201S通過LINK口實(shí)現(xiàn)點(diǎn)對點(diǎn)的互聯(lián)，同時(shí)3片ADSP-TS201S又通過共享總線的方式互聯(lián)在一起。這兩種聯(lián)接方式相結(jié)合可以使多DSP系統(tǒng)方便地實(shí)現(xiàn)多DSP內(nèi)部資源共享，又可以高速地通過LINK口實(shí)現(xiàn)點(diǎn)對點(diǎn)的通信。結(jié)合了上述兩種方式的優(yōu)勢^[1-2]，本雷達(dá)信號(hào)處理機(jī)的硬件結(jié)構(gòu)如圖1所示。

2 LFM-PD算法的硬件映射

    本系統(tǒng)要處理的雷達(dá)信號(hào)為LFM脈沖串，每幀LFM脈沖串之前由幀同步標(biāo)志，其中每幀數(shù)據(jù)中具有256個(gè)LFM脈沖，脈沖寬度為44 μs，脈沖重復(fù)間隔為295 μs，信號(hào)帶寬為40 MHz，載頻為120 MHz，幀周期為100 ms，如圖2所示。

    系統(tǒng)由FPGA控制AD進(jìn)行中頻采樣，由FPGA完成中頻信號(hào)的數(shù)字下變頻，經(jīng)由數(shù)字下變頻后的LFM信號(hào)變?yōu)榛鶐盘?hào)，需要由3個(gè)ADSP-TS201S完成脈沖壓縮、相參積累與CFAR操作。系統(tǒng)利用160 MHz時(shí)鐘采樣中頻LFM信號(hào)，為了提高采集LFM信號(hào)的可靠性，系統(tǒng)在LFM脈沖44 μs的脈沖寬度的基礎(chǔ)上，前后各預(yù)留了3 μs的采樣裕量，因此，每個(gè)采樣波門的長度設(shè)為50 μs，而經(jīng)由數(shù)字下變頻后，每幀數(shù)據(jù)的采集脈沖的實(shí)部數(shù)據(jù)與虛部數(shù)據(jù)各為4 000點(diǎn)，而每幀數(shù)據(jù)具有256個(gè)LFM脈沖串。經(jīng)由上述分析，針對本系統(tǒng)LFM數(shù)據(jù)處理流程可細(xì)化如圖3所示^[4-5]。

    由于雷達(dá)LFM脈沖串連續(xù)發(fā)射，因此系統(tǒng)必須能夠?qū)崿F(xiàn)對于LFM脈沖串的實(shí)時(shí)處理，對于本系統(tǒng)來說，必須在100 ms內(nèi)完成所有的數(shù)據(jù)處理。在100 ms之內(nèi)要在一片DSP中完成所有的數(shù)據(jù)處理幾乎是不可能的。因此，本系統(tǒng)采用了流水線的工作模式，將3片ADSP-TS201S構(gòu)成了一條處理流水線，分別將脈沖壓縮、相參積累與CFAR映射到不同的DSP中進(jìn)行流水線式的處理。這樣做雖然會(huì)產(chǎn)生3幀數(shù)據(jù)的流水線延遲，但是好處是當(dāng)流水線建立起來并充分流水時(shí)，系統(tǒng)可以在100 ms之內(nèi)完成一幀數(shù)據(jù)的處理，實(shí)現(xiàn)實(shí)時(shí)處理的要求。

3 系統(tǒng)的流水線與處理流程

    為了實(shí)現(xiàn)實(shí)時(shí)處理，本系統(tǒng)利用3片ADSP-TS201S構(gòu)建了一條處理流水線，由3片DSP分別進(jìn)行脈沖壓縮、相參積累與CFAR的處理過程。

    對于DSP1，該DSP完成脈沖壓縮的過程，脈沖壓縮以每個(gè)脈沖為最小處理單元，其處理主要包括4096點(diǎn)復(fù)數(shù)FFT、4096點(diǎn)復(fù)數(shù)乘法與4096點(diǎn)復(fù)數(shù)IFFT。其處理過程應(yīng)在每個(gè)脈沖間隔之間完成，每個(gè)脈沖間隔僅為295 μs-44 μs=251 μs。

    DSP1中的處理流程為：首先由外部DMA收取一個(gè)脈沖的數(shù)據(jù)，然后執(zhí)行脈沖壓縮操作，將脈沖壓縮的結(jié)果通過DMA發(fā)送到DSP2中進(jìn)行相參積累。為了保證實(shí)時(shí)處理，同時(shí)考慮到進(jìn)行DMA數(shù)據(jù)傳輸?shù)耐瑫r(shí)不影響DSP的數(shù)據(jù)處理，因此在DSP1中建立一條軟件流水線，開辟3片存儲(chǔ)空間，進(jìn)行乒乓訪問操作。DSP1的操作由脈沖同步觸發(fā)，在一個(gè)脈沖重復(fù)周期內(nèi)，流水地接收第n+1個(gè)脈沖的數(shù)據(jù)，處理第n個(gè)脈沖的數(shù)據(jù)，發(fā)送第n-1個(gè)脈沖的數(shù)據(jù)。DSP1中的處理流水線如圖4所示。

    如圖4所示，由于FPGA是按脈沖開啟采樣波門，因此其由采樣到傳輸給DSP1有一個(gè)脈沖重復(fù)周期的延遲，也就是說，在Pulse2時(shí)刻，DSP1才會(huì)接收Pulse1的數(shù)據(jù)。由于要構(gòu)建軟件流水線，因此DSP1內(nèi)部要開辟M(fèi)emory1、Memory2與Memory3 3片存儲(chǔ)空間。由于DMA操作不影響DSP對于數(shù)據(jù)的處理，因此當(dāng)流水線完全建立起來后，DSP對于3片不同的存儲(chǔ)空間分別進(jìn)行接收第n+1個(gè)脈沖的數(shù)據(jù)、處理第n個(gè)脈沖的數(shù)據(jù)與發(fā)送第n-1個(gè)脈沖的脈壓結(jié)果。即當(dāng)PulseN的時(shí)刻，可以得到PulseN-4的脈壓結(jié)果，最終流水線延遲為4個(gè)脈沖重復(fù)周期。

    當(dāng)FPGA完成一幀數(shù)據(jù)的采樣，即通過外部中斷與DSP1通信，告知DSP1該脈沖的脈沖計(jì)數(shù)（PulseCnt），而DSP1根據(jù)PulseCnt來區(qū)分不同的操作。而為了實(shí)現(xiàn)流水線處理，DSP1在內(nèi)部分別開辟3片Memory存儲(chǔ)空間，根據(jù)不同的Memory指針來區(qū)分。當(dāng)PulseCnt為1時(shí)，此時(shí)FPGA采樣1st Pulse的數(shù)據(jù)，因此DSP1并不從FPGA收取數(shù)據(jù)；當(dāng)PulseCnt為2時(shí)，此時(shí)1st Pulse數(shù)據(jù)采樣完成，DSP1配置DMA，從FPGA收取1st Pulse的數(shù)據(jù)；當(dāng)PulseCnt為3時(shí)，DSP1配置DMA，從FPGA收取2nd Pulse的數(shù)據(jù)，而在收取數(shù)據(jù)的同時(shí)，DSP1處理1st Pulse的數(shù)據(jù)，進(jìn)行脈沖壓縮處理；當(dāng)PulseCnt為4～257時(shí)，DSP1配置DMA，從FPGA收取N-1 Pulse的數(shù)據(jù)，然后配置另外一路DMA，向DSP2發(fā)送N-3 Pulse的脈沖壓縮結(jié)果。而在收取數(shù)據(jù)與發(fā)送處理結(jié)果的同時(shí)，DSP1處理N-2 Pulse的數(shù)據(jù)，進(jìn)行脈沖壓縮處理；當(dāng)PulseCnt為258時(shí)，DSP1配置DMA向DSP2發(fā)送255th Pulse的脈壓結(jié)果，并處理256th Pulse的數(shù)據(jù)；當(dāng)PulseCnt為259時(shí)，DSP1配置DMA向DSP2發(fā)送256th Pulse的脈壓結(jié)果。此時(shí)PulseCnt將清0，本幀的數(shù)據(jù)處理結(jié)束。

    系統(tǒng)中DSP2完成LFM脈沖串的相參積累處理，其包括加漢明窗操作與FFT操作。與DSP1不同的是，DSP2的處理最小粒度為每幀雷達(dá)數(shù)據(jù)，也就是說，DSP2接收到一整幀數(shù)據(jù)后才進(jìn)行數(shù)據(jù)處理。因此DSP2的流水線深度可設(shè)計(jì)為兩級，當(dāng)DSP1將每幀的脈壓結(jié)果傳輸給DSP2的過程中，DSP2可以處理DSP1傳來的上一幀的雷達(dá)數(shù)據(jù)。由于數(shù)據(jù)量巨大，因此需要在SDRAM中開辟2片存儲(chǔ)空間以實(shí)現(xiàn)乒乓操作，建立流水線深度為兩級的軟件流水線。DSP2處理流水線如圖5所示。

    DSP2中的數(shù)據(jù)處理是由幀同步觸發(fā)的。當(dāng)來自FPGA的幀同步信號(hào)到達(dá)后，DSP開始當(dāng)前幀的數(shù)據(jù)處理。由于SDRAM中存儲(chǔ)的脈沖壓縮結(jié)果是按方位向存儲(chǔ)的，而DSP2需要按距離門處理數(shù)據(jù)，因此采用二維DMA的方式從SDRAM中跳躍式地按列讀取數(shù)據(jù)。讀取數(shù)據(jù)完成后，進(jìn)行加漢明窗，并作256點(diǎn)FFT，隨后將每個(gè)距離門的數(shù)據(jù)通過DMA傳輸給DSP3。在數(shù)據(jù)處理的過程中，DSP2始終響應(yīng)來自于DSP1的DMA中斷，來收取下一幀要處理的脈壓結(jié)果。當(dāng)DSP2接收下一幀數(shù)據(jù)和處理當(dāng)前幀數(shù)據(jù)時(shí)均需要占用SDRAM的總線，會(huì)引起相應(yīng)的總線沖突，此處交由DSP系統(tǒng)仲裁即可。

    DSP3主要完成CFAR過程，由于相參積累后的數(shù)據(jù)仍為復(fù)數(shù)，因此在做CFAR之前應(yīng)該將所有數(shù)據(jù)求模。DSP3的系統(tǒng)流水線與DSP2類似，均設(shè)計(jì)為接收下一幀數(shù)據(jù)，如圖5所示。其通過Link口接收DSP2傳來的數(shù)據(jù)，此處與DSP1至DSP2的數(shù)據(jù)傳輸十分類似，也是啟動(dòng)DMA，將接收到的數(shù)據(jù)存儲(chǔ)到SDRAM的兩片不同的存儲(chǔ)空間中。

    DSP3的處理同樣是由幀同步觸發(fā)的。當(dāng)幀同步到達(dá)時(shí)，系統(tǒng)從SDRAM中讀取兩個(gè)距離門的數(shù)據(jù)，由于來自于DSP2的數(shù)據(jù)已經(jīng)按距離門排列，因此此處不需要跳躍地讀取數(shù)據(jù)，只需要普通的DMA操作即可。DSP3每次處理兩個(gè)距離門的數(shù)據(jù)，分別做求模操作與CFAR操作。在執(zhí)行數(shù)據(jù)處理的過程中，DSP3一直響應(yīng)來自DSP2的Link口接收中斷，一旦有數(shù)據(jù)從DSP2的Link口發(fā)送過來，DSP3配置DMA按距離門接收DSP2的數(shù)據(jù)，并將之存儲(chǔ)到SDRAM中。此處與DSP2一樣，在數(shù)據(jù)傳輸與數(shù)據(jù)處理的過程中，會(huì)產(chǎn)生SDRAM的總線的競爭，此處也交由DSP3系統(tǒng)仲裁。

4 LFM信號(hào)處理結(jié)果

    系統(tǒng)處理的LFM脈沖串信號(hào)由雷達(dá)信號(hào)模擬器產(chǎn)生，本系統(tǒng)根據(jù)幀同步生成采樣波門信號(hào)來采集LFM脈沖串?dāng)?shù)據(jù)，分別在3片ADSP-TS201S中完成脈沖壓縮、相參積累與CFAR過程，在DSP中查看脈沖壓縮結(jié)果如圖6所示。

    系統(tǒng)完成相參積累后將數(shù)據(jù)存儲(chǔ)到SDRAM中，利用Visual DSP++將SDRAM中的相參積累結(jié)果導(dǎo)出如圖7。

    相參積累后的距離向處理結(jié)果如圖8。

    系統(tǒng)各環(huán)節(jié)處理性能如表1所示，可以看出系統(tǒng)可以在規(guī)定的時(shí)間內(nèi)完成脈沖壓縮、相參積累與CFAR等操作，系統(tǒng)處理實(shí)時(shí)性滿足要求。

5 結(jié)論

    本文設(shè)計(jì)了一基于3片ADSP-TS201的雷達(dá)實(shí)時(shí)處理系統(tǒng)。系統(tǒng)主要由1片ADC、1片F(xiàn)PGA與3片ADSP-TS201S構(gòu)成。系統(tǒng)將脈沖壓縮、相參積累與恒虛警檢測等操作以流水線的形式分別映射到3片DSP中，并詳細(xì)論述了每個(gè)處理器的詳細(xì)處理流程與處理器間的通信體制。為了提高系統(tǒng)的處理效率，系統(tǒng)針對雷達(dá)處理算法作了詳盡的指令集優(yōu)化。經(jīng)由測試，本系統(tǒng)能夠很好地完成對于LFM脈沖信號(hào)的實(shí)時(shí)處理。

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作者信息：

姚  旺，金紅新，趙鵬飛，叢彥超，王  雪

(中國運(yùn)載火箭技術(shù)研究院，北京100076）