運(yùn)算密度跟不上因特網(wǎng)流量增加速度，數(shù)據(jù)中心分析之?dāng)?shù)據(jù)量的成長速度前所未有；要解決這個(gè)問題，需要更大的內(nèi)存帶寬，而這是3D芯片堆棧技術(shù)展現(xiàn)其承諾的一個(gè)領(lǐng)域。
被甲骨文(Oracle)取消的一個(gè)微處理器開發(fā)項(xiàng)目，在傳統(tǒng)制程微縮速度減緩的同時(shí)，讓人窺見未來高階芯片設(shè)計(jì)的一隅；該Sparc CPU設(shè)計(jì)提案的目標(biāo)是采用仍在開發(fā)的芯片堆棧技術(shù)，取得越來越難透過半導(dǎo)體制程技術(shù)取得的優(yōu)勢(shì)。
在上述概念背后的研究人員，是甲骨文在今年初被裁撤的硬件部門之一員；但他的點(diǎn)子化為一家顧問公司而存活了下來，并且已經(jīng)開始與美國硅谷的半導(dǎo)體業(yè)者進(jìn)行合作。 甲骨文前任資深首席工程師、創(chuàng)辦了一家三人新創(chuàng)公司ProPrincipia的Don Draper表示：「我看得越深，越覺得這是一條可以走的路。 」
Draper指出：「運(yùn)算密度跟不上因特網(wǎng)流量增加速度，數(shù)據(jù)中心分析之?dāng)?shù)據(jù)量的成長速度前所未有；要解決這個(gè)問題，需要更大的內(nèi)存帶寬，而這是3D芯片堆棧技術(shù)展現(xiàn)其承諾的一個(gè)領(lǐng)域。 」
在一場(chǎng)去年底舉行的研討會(huì)上，Draper展示了現(xiàn)有的Sparc處理器如何能重新設(shè)計(jì)成兩顆尺寸較小、相互堆棧的裸晶；其中一顆只有處理器核心與高速緩存(caches)，另一個(gè)則是以N-1或N-2制程節(jié)點(diǎn)制造，以一半數(shù)據(jù)速率運(yùn)作，乘載串行器-解串行器(serdes)等周邊，以及L4高速緩存與芯片上網(wǎng)絡(luò)──可降低成本與功耗。
Draper表示，新架構(gòu)芯片的核心數(shù)量與L3高速緩存也能增加近一倍，特別是如果堆棧技術(shù)采用新興的微流體冷卻(microfluidic-cooling)技術(shù)：「在相同的技術(shù)節(jié)點(diǎn)，可以將性能提升兩倍。 」
一顆大型CPU能被重新設(shè)計(jì)成兩顆成本較低的芯片，并取得在功耗、性能方面的優(yōu)勢(shì)
（來源：ProPrincipia）
高風(fēng)險(xiǎn)卻適用機(jī)器學(xué)習(xí)的設(shè)計(jì)提案
Draper并指出，新興的芯片堆棧技術(shù)是將一個(gè)主處理器與一個(gè)加速器綁在一起、以因應(yīng)內(nèi)存密集任務(wù)例如機(jī)器學(xué)習(xí)應(yīng)用的理想方案；而相反的，若采用芯片對(duì)芯片互連例如CCIX與OpenCAPI：「就像在用吸管吸汽水。 」 此外Draper也建議在后緣的裸晶采用整合式穩(wěn)壓器(integrated voltage regulator，IVR)；他估計(jì)，采用相對(duì)較小的磁性電感(magnetic inductors)，該IVR能節(jié)省功率以及電路板站為面積，并將芯片的數(shù)據(jù)傳輸速率提升到150MHz。
盡管如此，Draper坦承，這個(gè)他在甲骨文提出的設(shè)計(jì)提案，也就是在最頂級(jí)的M系列處理器采用芯片堆棧技術(shù)，是非常高風(fēng)險(xiǎn)且巨大的承諾；舉例來說：「如果在(芯片堆棧)實(shí)作過程中出了任何問題，最頂端的裸晶可能就會(huì)無法使用。 」
該芯片堆棧采用內(nèi)存堆棧使用的硅穿孔(TSV)技術(shù)，該結(jié)構(gòu)是規(guī)律的，但對(duì)于高密度、不規(guī)則的邏輯芯片來說會(huì)很棘手；TSV在厚度上也相對(duì)較高，在周遭也需要有保留區(qū)域。 Draper聲稱，芯片堆棧的散熱問題大部分可以被解決；具備高導(dǎo)熱性的銅接口能輕易地將熱從溫度較高的頂部裸晶，透過散熱片或是風(fēng)扇從對(duì)溫度較低的底部裸晶排出。
Sparc T2處理器重新設(shè)計(jì)為兩顆中型尺寸芯片，能將功耗降低17.3%
（來源：Moongon Jung, Georgia Institute of Technology）
Xperi (編按：原為Tessera)旗下的Invensas，在室溫晶圓/裸晶堆棧技術(shù)方面是領(lǐng)導(dǎo)者；其技術(shù)也是新創(chuàng)公司ProPrincipia創(chuàng)辦人Don Draper認(rèn)為微處理器設(shè)計(jì)工程師將會(huì)用到的。 Invensas的DRAM堆棧可望在2019年量產(chǎn)，接著是處理器、ASIC、GPU與FPGA等各種組件。
Invensas總裁Craig Mitchell表示：「我們現(xiàn)在的目標(biāo)是與客戶溝通，取得他們的晶圓片，因?yàn)槊總€(gè)人的制程與硅穿孔(TSV)技術(shù)都有點(diǎn)不太一樣。 」
另一個(gè)障礙是避免晶圓切割時(shí)產(chǎn)生的微小顆粒污染；他指出：「我們正在取得良好的進(jìn)展，能展現(xiàn)4層的DRAM堆棧；另外我們正以3D DRAM為出發(fā)點(diǎn)，因?yàn)檫@是一個(gè)大規(guī)模的市場(chǎng)，而且如果你能在DRAM領(lǐng)域證實(shí)技術(shù)，將技術(shù)轉(zhuǎn)移到任何地方就會(huì)容易許多。 」
Invensas是為Sony等廠商采以6~14微米間距的晶圓對(duì)晶圓技術(shù)接合氧化物，來堆棧CMOS影像傳感器而立足市場(chǎng)；在明年某個(gè)時(shí)候，Invensas預(yù)期能邁向下一步，提供能封裝一組MEMS傳感器的制程技術(shù)。
接下來Invensas則將提供新開發(fā)的裸晶等級(jí)直接結(jié)合互連(die-level Direct Bond Interconnect，DBI)，以鏈接傳感器與邏輯芯片；該技術(shù)已經(jīng)授權(quán)給具備一座大型MEMS晶圓代工廠的Teledyne Dalsa。 最終Invensas的目標(biāo)是讓DBI互連能小于1微米，好將大型芯片轉(zhuǎn)換成相互堆棧的小芯片數(shù)組。
Draper展示了類DBI芯片堆棧的橫切面
（來源：ProPrincipia）
也有其他廠商準(zhǔn)備進(jìn)軍此一領(lǐng)域，以較低成本的2.5D芯片堆棧技術(shù)，將裸晶并排在相對(duì)尺寸較大、較昂貴的硅中介層(interposer)上。
例如臺(tái)積電(TSMC)在不久前宣布，正在開發(fā)一個(gè)新版本的晶圓級(jí)扇出式封裝技術(shù)，名為整合式扇出封裝(InFO)，目前應(yīng)用于手機(jī)應(yīng)用處理器。 此外臺(tái)積電也將擴(kuò)展其2.5D CoWos制程，可在約1,500 mm2面積的基板上放最多8顆的HBM2 DRAM。
Mitchell表示，擴(kuò)展的InFO技術(shù)之40微米I/O焊墊與65mm2基板，不會(huì)與Invensas采用DBI技術(shù)的更大、更高密度芯片堆棧直接競(jìng)爭(zhēng)。 但市場(chǎng)研究機(jī)構(gòu)Yole Developpement封裝技術(shù)分析師Emilie Jolivet表示，最近聯(lián)發(fā)科(Mediatek)宣布，將在一款數(shù)據(jù)中心應(yīng)用之芯片使用InFO，顯示該技術(shù)正在伸展觸角。
不過Mitchell表示，DBI與InFO式兩種完全不同的技術(shù)，后者是一種封裝技術(shù)、將精細(xì)節(jié)點(diǎn)的芯片鏈接到較大節(jié)點(diǎn)的印刷電路板鏈路，而DBI則是采用精細(xì)鏈接的芯片對(duì)芯片互連。
舉例來說，蘋果(Apple)的A10應(yīng)用處理器采用InFO技術(shù)，將220微米間距的裸晶接口，轉(zhuǎn)接至印刷電路板的350微米接口；相反的，DBI正被測(cè)試應(yīng)用DRAM之間40微米的觸點(diǎn)，可望在未來能堆棧到8層高。
至于英特爾(Intel)，則是開發(fā)了EMIB (Embedded Multi-Die Interconnect Bridge)技術(shù)，一開始使用于大型FPGA鏈接外部的串行/解串器；Jolivet認(rèn)為EMIB技術(shù)將改變市場(chǎng)局勢(shì)，并擴(kuò)大封裝技術(shù)領(lǐng)域的戰(zhàn)場(chǎng)。
而Mitcell則指出，EMIB也不會(huì)與DBI直接競(jìng)爭(zhēng)，并質(zhì)疑該技術(shù)能擴(kuò)展到多大程度；他表示，DBI目前最大的競(jìng)爭(zhēng)對(duì)手是熱壓接合(thermal compression)技術(shù)，但被限制在25微米以上的互連：「25微米看來是一道難以突破的障礙。 」
Yole Developpement表示，Apple在A10處理器采用的臺(tái)積電InFO技術(shù)，可說是扇出式封裝技術(shù)發(fā)展在去年的一個(gè)轉(zhuǎn)折點(diǎn)；最近該機(jī)構(gòu)有一篇報(bào)告指出，扇出封裝的設(shè)備與材料可望取得40%的復(fù)合成長率。