摘  要： 在Cadence公司慶祝Virtuoso發(fā)布25周年之際，推出了新一代的IC617，新版本帶來了更新，更強大的支持功能，采用領先的模擬驗證技術，全平臺性能提升10倍以上。在Virtuoso ADE設計環(huán)境，仿真器MMSIM,和版圖設計都做了很多重要的升級。筆者作為一名模擬電路設計工程師，有幸體驗了這個全新的版本，借此平臺，向廣大同仁介紹使用心得一二。
       關鍵詞： IC617 Virtuoso；混合電路；版圖設計
1 概況
       從事模擬集成電路設計的工程師都了解，目前占主要市場模擬電路設計工具的是Cadence公司的Virtuoso工具，該產品目前已支持更先進的工藝節(jié)點，完成16/14 nm工藝設計，10 nm/7 nm設計鞏固及工藝廠驗證，緊跟工藝的發(fā)展，正在5 nm工藝電路的開發(fā)和支持。
       Virtuoso作為行業(yè)的領導者，發(fā)明了schematic驅動的設計理念，約束驅動設計，目前提出了全新的設計理念，那就是電感知驅動概念，并在IC617工具設計中體現(xiàn)出來。
       同時Virtuoso工具提高了混合信號電路的驗證和實現(xiàn)能力，新的設計套件Virtuoso ADE verifier加入模擬設計工具產品線。該工具的run plan功能大幅提升了模擬IP的驗證效率，也大大提高了團隊的設計效率。圖1 顯示了Virtuoso ADE verifier與其他ADE工具的交互關系。

圖1  Virtuoso ADE verifier與
ADE套件的交互

2 Virtuoso ADE產品套件介紹
2.1 模擬分析工具Virtuoso ADE Explorer
       Virtuoso ADE Explorer套件功能在電路設計的初期，幫助工程師提供一種高度交互，測試平臺分析工具。該工具有如下重要功能：
       (1)提供來自于統(tǒng)計采樣的蒙特卡洛和corner分析，而不需要第三方的工具，所有需要的工具都被集成在一個工具里
       (2)提供交互式的器件參數(shù)調試模式，在Spectre家族仿真器中可以快速得到仿真結果。
       (3)在電路設計圖中提供一個唯一的高性能視窗來輔助拖拉，仿真波形顯示等操作。
       (4)Spectre可以檢查和輔助檢測動態(tài)和靜態(tài)電學失誤，在仿真過程中可能引起失敗，所以用戶不必去復查上Gbyte的數(shù)據(jù)。
       在此，筆者體驗到的參數(shù)在線調試這個功能非常的重要，以前的工具中需要在另外的窗口中跑仿真，設置仿真參數(shù)，仿真結果出來后需要來回切換電路圖與仿真波形，來調試，新的工具在原理圖中就能在線調試，效率非常高，并且簡化了操作。圖2 顯示了在線參數(shù)調試的操作界面。

圖2  參數(shù)在線調試功能

2.2 模擬組裝工具Virtuoso ADE Assembler
       在Virtuoso ADE Explore的基礎上，使用Virtuoso ADE Assembler，該平臺集成了功能強大的多種先進分析測試。該工具有如下重要功能：
       (1)加快單用戶回歸測試，可以簡單采取拖拉的方式來創(chuàng)建仿真條件。
       (2)采用清晰、簡化的語言改進了回歸測試的腳本。
       (3)包含了本地和全局的優(yōu)化算法，來輔助設計中心。
       (4)具有從定義的Corner中改進最差corner的能力，并優(yōu)化器件參數(shù)來優(yōu)化以上corner。
       (5)可重用設計，可以把設計從一個流程中移植到另一個設計中。
       筆者認為Run Plan是 Assembler的一個典型的功能，其可以用一次單獨的操作，就可以實現(xiàn)創(chuàng)建多參數(shù)設置和仿真運行。同時可以進行回歸流程和允許用戶同時運行多種模式。圖3展示了Run plan的操作界面。
       RUN Plan的應用場景主要為：利用IC617的優(yōu)化工具對設計進行優(yōu)化，包括本地，全局優(yōu)化，Corner優(yōu)化；利用簡單的skill把上述優(yōu)化后的最佳設計點的電路參數(shù)自動加載到測試平臺中；同時對舊有設計如果電路結構變化不大，可以對Porting/optimization和后續(xù)PVT/MC仿真進行流程固化，提高驗證完備性。
2.3 模擬驗證工具Virtuoso ADE Verifier
       第一次在Virtuoso模擬產品平臺中集成了電路驗證工具功能。在Virtuoso ADE Explorer和Asembler中可以啟動，ADE Verifier，規(guī)范模擬全設計驗證方法。該工具有如下重要功能：
       (1)提供完整的回歸驗證環(huán)境，把所有設計工程師的模擬模塊集中到一起，避免丟失他們的操作。
       (2)提供一種易于閱讀模擬模塊的電路狀態(tài)板，移除guesswork。
       (3)多語言支持容易學習曲線。
       (4)為模擬電路世界與擴展的、好定義的數(shù)字流程提供一座橋梁。
       新的Virtuoso ADE驗證技術和Assembler run plan 功能使我們的設計團隊更加的高效。通過實驗證明，使用新的Virtuoso ADE工具，可以使模擬IP驗證效率提高30%以上。

圖3  Run plan的操作界面

3 仿真工具MMSIM的提升
       MMSIM是電路仿真器，新一代的IC617主要帶來4個主要方面的革新：
       (1)Fastspice-XPS革新內容：存儲仿真器的性能，混合信號的fastspice，AMSD-XPS/Virtuoso等工具。
       (2)Analog/RF仿真：Spectre APS領先的性能和精度，Virtuoso流程支持電路檢查，斷言和交互仿真，增強了RF環(huán)境和RF仿真。
       (3)先進的工藝節(jié)點：10/7nmEM（電遷移）特性，已經合作開發(fā)下一個工藝節(jié)點。
       (4)可靠性設計：EM(電遷移)/IR(電流跌落),自發(fā)熱，熱分析。
       用戶可以自行根據(jù)精度和速度選擇不同的仿真器，具體的側重點如圖5所示。
4 Virtuoso版圖工具性能提升

圖4  驗證平臺示例

       隨著設計的越來越大，工藝越來越復雜，數(shù)據(jù)量也是顯著的提升，因此對于版圖設計工程師來說，數(shù)據(jù)量的增大，帶來的操作越來越慢，針對此問題，新一代的Virtuoso工具利用

圖5  不同仿真器精度與性能側重點

       先進的算法設計，首先就是打開數(shù)據(jù)的提升，根據(jù)官方提供的用戶數(shù)據(jù)顯示可見，新版本在打開數(shù)據(jù)，放大縮小，以及滾動、拖拉等操作速度都顯著地提高了。因此，提高了用戶的使用體驗。圖6顯示了新版本軟件對版圖設計操作的性能提升，圖7示意了GDS讀入速度的比較。

圖6  版圖設計性能提升

       除此之外，IC617還帶來了如下性能的提高：
       (1)圖形渲染性能：大版圖上縮放、平移、及圖形顯示的速度可提高 10～100倍。
       (2)模塊生成器(ModGen)：采用交互式圖形處理流程，ModGens的實時定制更為直觀、簡單；新版本的模塊生成器現(xiàn)在還支持設計單元的同步克隆，產生的版圖單元具有相同的物理特性，如晶體管的長度和寬度。這樣的話，版圖設計師只需要設計一次并重復使用。
       (3)創(chuàng)新結構化器件級布線：結構化的器件級布線功能可實現(xiàn)最高50%的布線效率提升。

圖7  GDS讀入速度的比較

5 結束語
       隨著集成電路規(guī)模的發(fā)展，以及集成電路工藝10 nm/7 nm等新工藝的不斷應用，不斷給模擬電路設計工程師提出新的電路設計挑戰(zhàn)，同時也給模擬集成電路設計工具帶來了挑戰(zhàn)，要求設計工具也要與時俱進，緊跟市場需求。工程師要不斷地學習掌握新的工藝、新的設計工具，為自己的電路設計不斷的改進，給市場帶來更完美的電路。