吳松

　?。ㄖ写毓ぜ瘓F(tuán)第七二六所，上海 201100）

       摘要：介紹了一種基于Σ-Δ型24位模數(shù)轉(zhuǎn)換器的采集系統(tǒng)，系統(tǒng)實(shí)現(xiàn)增益0~60 dB可調(diào)節(jié)，輸入信號(hào)幾微伏到幾十毫伏的高精度采集，多種頻率的濾波輸出；采用FPGA實(shí)現(xiàn)對(duì)模數(shù)轉(zhuǎn)換器的配置、控制和數(shù)據(jù)讀取，采集的大量數(shù)據(jù)緩存到外部Flash，由DSP讀取并進(jìn)行FIR濾波處理后通過RS422接口發(fā)送到主機(jī)進(jìn)行回波識(shí)別。

　　關(guān)鍵詞：Σ-Δ型、高精度采集、FPGA、DSP

0引言

　　伴隨著電子技術(shù)的高速發(fā)展，應(yīng)用領(lǐng)域的不斷拓寬，使得連接模擬世界與數(shù)字世界橋梁的模數(shù)轉(zhuǎn)換器顯得格外重要，同時(shí)對(duì)模數(shù)轉(zhuǎn)換器的性能也提出了更高的要求?；芈曅盘?hào)非常微弱，最小只有幾個(gè)微伏，還夾雜著各種干擾信號(hào)，為了從干擾信號(hào)中檢測(cè)出有效信號(hào)，同時(shí)滿足系統(tǒng)高精度與響應(yīng)時(shí)間的要求，本文介紹一種基于Σ-Δ型高精度ADC的采集模塊，滿足了系統(tǒng)的性能要求。

1數(shù)據(jù)采集模塊整體結(jié)構(gòu)

       采集模塊的組成框圖如圖1所示，主要由可變?cè)鲆娣糯笃?、模?shù)轉(zhuǎn)換器、FPGA、DSP、Flash、422接口和CAN接口組成。換能器接收到的微弱信號(hào)，經(jīng)放大器放大到AD模擬輸入范圍內(nèi)的差分輸入信號(hào)；模數(shù)轉(zhuǎn)換器將可變?cè)鲆娣糯笃鬏敵龅牟罘中盘?hào)轉(zhuǎn)換為數(shù)字信號(hào)，經(jīng)過完全濾波后輸出數(shù)字量；FPGA控制模數(shù)轉(zhuǎn)換器的讀寫時(shí)序，讀入轉(zhuǎn)換的數(shù)據(jù)并完成緩存與處理，然后將數(shù)據(jù)存到外接Flash存儲(chǔ)器；DSP通過FPGA配置AD的采樣速率，控制采樣時(shí)間，調(diào)節(jié)可變?cè)鲆娣糯笃鞯脑鲆妫x取Flash的數(shù)據(jù)進(jìn)行濾波處理，然后通過通信接口將數(shù)據(jù)發(fā)送給主機(jī)。

2系統(tǒng)硬件設(shè)計(jì)

　　2.1主要器件選型

　　本文介紹的回聲信號(hào)是由發(fā)射換能器向海底定向發(fā)射聲波，到達(dá)海底后返回形成的一種夾雜著各種噪音的聲波信號(hào)，接收換能器將某一固定頻率附近的回聲信號(hào)轉(zhuǎn)化為電壓信號(hào)。由于不同的水深需要發(fā)射的聲波強(qiáng)弱不同，所以回波的強(qiáng)弱也不同，相應(yīng)轉(zhuǎn)化成的電壓信號(hào)從幾微伏到幾十毫伏不等，所以要求放大電路具有低噪音和可變的增益。AD8338是一種可變?cè)鲆娣糯笃鳎╒GA），適合要求全差分信號(hào)路徑、低功耗、低噪聲和在LF~18 MHz頻段內(nèi)具有精確增益的應(yīng)用，基本增益函數(shù)為線性的，標(biāo)稱增益范圍為0 dB~80 dB；標(biāo)稱增益范圍與增益引腳上0.1 V~1.1 V的控制電壓相對(duì)應(yīng)，增益與頻率的關(guān)系如圖2所示。

　　AD8338只需幾個(gè)分立器件，用戶就可以自定義該器件的增益、帶寬、輸入阻抗及噪聲性能，以滿足自身應(yīng)用的需求。器件采用3.0 V~5.0 V的單電源供電，能效極高，僅消耗低至3 mA的靜態(tài)電流。

　　AD7760是一款高性能、24位Σ-Δ型模數(shù)轉(zhuǎn)換器，融合了寬輸入帶寬和高分辨率的特性，以2.5 MHz的頻率輸出數(shù)據(jù)時(shí)信噪比（SNR）達(dá)100 dB，動(dòng)態(tài)范圍也為100 dB。接收換能器輸出的信號(hào)動(dòng)態(tài)范圍寬，經(jīng)可變?cè)鲆娣糯笃鰽D8338放大后輸出的差分信號(hào)峰峰值為2.8 V，而AD7760的差分輸入電壓的峰峰值為3.25 V，滿足了動(dòng)態(tài)范圍和差分模擬輸入的要求。此外AD7760內(nèi)置用于信號(hào)緩沖和電平轉(zhuǎn)換的差分放大器、超量程標(biāo)志、內(nèi)部增益與失調(diào)寄存器以及低通數(shù)字濾波器，器件提供可編程的抽取率，3個(gè)串聯(lián)FIR濾波器，抽取比、濾波器選擇和旁路有許多種不同的組合，因此能以多種數(shù)據(jù)速率輸出數(shù)據(jù)，范圍從48 kHz~2.5 MHz，可以滿足不同條件下對(duì)信號(hào)輸出速率的要求，如表1所示。

　　器件的輸入同步引腳也為應(yīng)用提供了便利，允許用戶從一個(gè)已知的時(shí)間點(diǎn)采集模擬前端輸入的樣本，因此發(fā)射換能器的發(fā)射波結(jié)束后，處理器可以精確地控制模數(shù)轉(zhuǎn)換器開始采集的時(shí)間節(jié)點(diǎn)。AD7760對(duì)于要求高信噪比的應(yīng)用來說，還可以簡化對(duì)前端信號(hào)調(diào)理電路的要求，從而降低了模擬電路的復(fù)雜度。

　　2.2采集電路設(shè)計(jì)

　　采集電路由一片可變?cè)鲆娣糯笃鰽D8338、一片模數(shù)轉(zhuǎn)換器AD7760和一片F(xiàn)PGA組成。處理器通過調(diào)節(jié)AD8338的GAIN引腳上的電壓（0.1 V~1.1 V）來實(shí)現(xiàn)放大器0~80 dB的增益調(diào)節(jié)，差分信號(hào)通過引腳OUTP和OUTM輸出，可變?cè)鲆娣糯箅娐啡鐖D3所示。

　　要實(shí)現(xiàn)AD7760如上所述的高性能，必須采用適當(dāng)?shù)娜ヱ詈筒季旨夹g(shù)，尤其對(duì)電源輸入有著較為嚴(yán)格的要求，每個(gè)電源引腳必須通過鐵氧體磁珠連接到適當(dāng)?shù)碾娫?，并用一個(gè)100 nF的電容去耦至正確的接地引腳，AD7760的基準(zhǔn)電壓也要由專用的低噪音基準(zhǔn)電壓源提供。AD7760需要一個(gè)外部低抖動(dòng)時(shí)鐘源，而且輸入時(shí)鐘信號(hào)必須經(jīng)過緩沖之后才能輸入器件的MCLK引腳，所以需要將FPGA產(chǎn)生的40 MHz的時(shí)鐘信號(hào)經(jīng)過與門的兩個(gè)輸入端，然后將與門的輸出接到器件的MCLK引腳。模數(shù)轉(zhuǎn)換電路如圖4所示。

　　FPGA與AD7760之間的信號(hào)線主要有雙向數(shù)據(jù)總線、芯片復(fù)位線、片選、讀寫控制、同步信號(hào)和數(shù)據(jù)就緒輸出信號(hào)。復(fù)位線可以復(fù)位模數(shù)轉(zhuǎn)換器內(nèi)部的數(shù)字電路；同步信號(hào)的下降沿可以使內(nèi)部濾波器復(fù)位；數(shù)據(jù)就緒輸出信號(hào)是一個(gè)低電平的脈沖信號(hào)，表示數(shù)據(jù)總線上有數(shù)據(jù)輸出；讀寫控制、片選和雙向數(shù)據(jù)總線完成對(duì)模數(shù)轉(zhuǎn)換器的內(nèi)部寄存器的配置和讀取濾波輸出的數(shù)據(jù)。

　　2.3電源電路設(shè)計(jì)

　　采集模塊是單電源5 V供電，系統(tǒng)內(nèi)部FPGA的內(nèi)核供電電壓是1.2 V，IO供電電壓是3.3 V，AD7760使用2.5 V和5 V兩種電源供電，DSP內(nèi)核供電電壓為1.9 V，IO供電電壓3.3 V。FPGA和DSP屬于低功耗器件，實(shí)際使用中的功耗大約是300 mW，而AD7760正常工作狀態(tài)下的功耗接近1 W。實(shí)驗(yàn)中使用線性電源發(fā)現(xiàn)：由于電路正常工作的功耗較大，而線性電源轉(zhuǎn)換效率低，導(dǎo)致整個(gè)系統(tǒng)正常工作中功耗更高，電源芯片發(fā)熱嚴(yán)重，不利于嚴(yán)苛條件下系統(tǒng)的穩(wěn)定工作，所以實(shí)際使用中采用了開關(guān)電源。開關(guān)電源具有體積小、功耗低、轉(zhuǎn)換效率高、穩(wěn)壓范圍寬、濾波效率高、安全可靠和電路形式靈活等優(yōu)點(diǎn)。電路中使用TI公司的TPS62400和TPS62404，輸入電壓范圍2.5~6 V，可調(diào)節(jié)的電壓輸出范圍是0.6 V~VIN,轉(zhuǎn)換效率高達(dá)95%，誤差范圍僅為1%，輸出的電流為400 mA和600 mA，滿足了系統(tǒng)對(duì)電源的性能要求，電源電路如圖5所示。

3系統(tǒng)軟件設(shè)計(jì)

　　系統(tǒng)軟件主要包括FPGA軟件和DSP軟件兩部分，F(xiàn)PGA軟件實(shí)現(xiàn)對(duì)AD7760的控制、數(shù)據(jù)讀取緩存和讀寫Flash；DSP軟件完成對(duì)AD7760的間接配置、數(shù)據(jù)讀取與處理和數(shù)據(jù)發(fā)送。FPGA軟件流程如圖6所示。

　　AD7760的軟件初始化包括啟動(dòng)時(shí)鐘振蕩器、復(fù)位信號(hào)拉低并至少保持一個(gè)時(shí)鐘周期、復(fù)位信號(hào)釋放并至少保持兩個(gè)時(shí)鐘周期、寫入控制寄存器2地址和數(shù)據(jù)設(shè)置時(shí)鐘分頻比、寫入控制寄存器1地址和數(shù)據(jù)設(shè)置輸出數(shù)據(jù)速率、片選釋放并至少等待5個(gè)時(shí)鐘周期。配置完成后釋放同步信號(hào)，模數(shù)轉(zhuǎn)換器開始工作，軟件開始檢測(cè)數(shù)據(jù)準(zhǔn)備就緒信號(hào)DRDY，檢測(cè)到低電平脈沖時(shí)開始讀取數(shù)據(jù)總線上的數(shù)據(jù)，數(shù)據(jù)傳輸使用16位雙向并行接口，24位轉(zhuǎn)換數(shù)據(jù)以二進(jìn)制補(bǔ)碼形式輸出，所以讀取一次轉(zhuǎn)換結(jié)果要執(zhí)行兩次16位讀操作，第二次讀操作輸出轉(zhuǎn)換結(jié)果的低8位和6個(gè)狀態(tài)位。讀取轉(zhuǎn)換結(jié)果后檢測(cè)DSP空閑標(biāo)志位，空閑狀態(tài)將結(jié)果寫入Flash對(duì)應(yīng)的地址內(nèi)，一次工作周期結(jié)束后給DSP一個(gè)完成信號(hào)。開始工作后，DSP將模數(shù)轉(zhuǎn)換器的配置數(shù)據(jù)寫入外接Flash，給發(fā)射機(jī)提供一個(gè)脈沖信號(hào)控制發(fā)射機(jī)的發(fā)射時(shí)間，結(jié)束后釋放模數(shù)轉(zhuǎn)換器的同步信號(hào)，開始進(jìn)行回波的采集，采集一次完整的回波信號(hào)后，DSP將數(shù)據(jù)全部讀入內(nèi)部緩存區(qū)，并進(jìn)行數(shù)據(jù)FIR濾波與處理，然后通過RS422接口發(fā)送給主機(jī)進(jìn)行回波識(shí)別。

4結(jié)論

　　通過模塊調(diào)試后系統(tǒng)性能達(dá)到了預(yù)期的要求，AD7760能夠?qū)崿F(xiàn)預(yù)期的多種頻率濾波數(shù)據(jù)輸出，增益0～60 dB可調(diào)節(jié)，F(xiàn)PGA的外接時(shí)鐘50 MHz，綜合后進(jìn)行靜態(tài)時(shí)序分析，最高工作頻率可以達(dá)到242 MHz，滿足時(shí)序要求，系統(tǒng)總體功耗在2 W左右。將回波采集模塊加到整機(jī)上進(jìn)行測(cè)試，整機(jī)工作正常，在多個(gè)量程下進(jìn)行水深實(shí)測(cè)，均滿足1%的誤差要求，增益范圍可調(diào)，系統(tǒng)工作穩(wěn)定可靠，對(duì)比之前設(shè)備的采集模塊，簡化了模擬電路部分的設(shè)計(jì)，提高了精度和性噪比，采樣速率大幅提高，從而提高了整個(gè)設(shè)備的精度。

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