射頻識別即RFID技術(shù)又稱電子標(biāo)簽、無線射頻識別，是一種通信技術(shù)[1]。RFID技術(shù)作為物聯(lián)網(wǎng)發(fā)展的關(guān)鍵技術(shù)，其應(yīng)用必將隨著物聯(lián)網(wǎng)的發(fā)展而擴(kuò)大。常用的RFID分低頻、高頻、超高頻3種，其中高頻RFID典型工作頻率為13.56 MHz，一般以無源為主。高頻標(biāo)簽比超高頻標(biāo)簽具有價格便宜、節(jié)省能量、穿透非金屬物體力強(qiáng)、工作頻率不受無線電頻率管制約束的優(yōu)勢，最適合應(yīng)用于含水成分較高的物體中，例如水果等。
    基于FPGA的原型驗證方法憑借其速度快、易修改、真實性的特點(diǎn)，已經(jīng)成為ASIC芯片設(shè)計中重要的驗證方法[2]。本文主要描述高頻RFID芯片的FPGA原型驗證平臺的設(shè)計，并給出驗證結(jié)果。
1 RFID芯片的FPGA原型驗證環(huán)境概述
    一套完整的RFID系統(tǒng)是由閱讀器(Reader)、電子標(biāo)簽芯片(Tag)也就是所謂的應(yīng)答器(Transponder)及應(yīng)用軟件三部分組成[3]。
　電子標(biāo)簽芯片的FPGA原型驗證環(huán)境也是一套完整的RFID系統(tǒng)，用FPGA原型驗證平臺替代上述的電子標(biāo)簽芯片(Tag)，使用上層的應(yīng)用軟件開發(fā)驗證激勵。通過閱讀器與FPGA原型驗證平臺進(jìn)行通信來實現(xiàn)對FPGA中的數(shù)字邏輯進(jìn)行驗證的目的。圖1是典型的RFID芯片的FPGA原型驗證環(huán)境原理圖。

2 驗證平臺的硬件設(shè)計
2.1 驗證平臺硬件系統(tǒng)結(jié)構(gòu)
　FPGA原型驗證平臺利用自身的硬件資源，模擬實現(xiàn)RFID芯片的各功能模塊。其中數(shù)字邏輯單元和存儲器是FPGA原型驗證的對象，由FPGA內(nèi)部的資源實現(xiàn)。圖2為驗證平臺硬件系統(tǒng)結(jié)構(gòu)圖。
    下面詳細(xì)介紹FPGA器件選型、模擬射頻前端(AFE)電路設(shè)計、天線設(shè)計及調(diào)試，其中重點(diǎn)是FPGA器件選型和模擬射頻前端電路設(shè)計，難點(diǎn)是天線設(shè)計及調(diào)試。
2.2 FPGA器件選型
    FPGA原型驗證平臺中FPGA器件選型主要考慮FPGA的邏輯資源、存儲資源、I/O資源和時鐘資源，另外兼顧器件的供貨渠道、速度等級、溫度等級等。
　FPGA的邏輯資源應(yīng)為待驗證ASIC邏輯門數(shù)的2~3倍或更高；存儲資源、滿足待驗證ASIC存儲資源的需求，主要是Blockram資源,I/O資源，用戶可配置的I/O數(shù)量除了滿足ASIC設(shè)計的數(shù)字端口信號需求外，還要預(yù)留一定量的調(diào)試I/O；時鐘資源，主要指全局時鐘數(shù)量，ASIC低功耗設(shè)計會用到大量的門控時鐘，轉(zhuǎn)化門控時鐘需用到FPGA的全局時鐘資源。
    根據(jù)以上原則，本次FPGA采用Xilinx Spartan3-1000芯片。該芯片可編程約10萬門的ASIC邏輯；16組blockram，提供432 kbit地址空間；8個全局時鐘bufer用于定義時鐘；4個DCM模塊，可以精確地實現(xiàn)內(nèi)部時鐘分頻、倍頻；用戶可用的I/O多達(dá)173個。
    本次待驗證的RFID芯片的數(shù)字邏輯規(guī)模約為1萬門，存儲器容量為1 kbit，時鐘網(wǎng)絡(luò)簡單，端口I/O少。實驗證明，該FPGA的資源完全滿足RFID芯片的原型驗證需求。
2.3 模擬射頻前端(AFE)電路設(shè)計
    在搭建RFID芯片的驗證平臺時，模擬射頻前端(AFE)通常采用分立元件實現(xiàn)。分立器件實現(xiàn)的AFE電路穩(wěn)定性差，受環(huán)境影響比較大，調(diào)試難度大。例如，包絡(luò)檢波器的輸出幅值隨場強(qiáng)變化較大，導(dǎo)致電壓比較器工作失常，由此轉(zhuǎn)換出的數(shù)字信號出現(xiàn)錯誤。
　為改善以上穩(wěn)定性差的問題，本次模擬射頻前端采用AFE IC實現(xiàn)。AFE IC完成信號能量交流直流轉(zhuǎn)換、限壓、穩(wěn)壓、信號調(diào)制和解調(diào)、時鐘產(chǎn)生及上電復(fù)位等功能。該芯片經(jīng)過了成熟的測試，穩(wěn)定性好，受磁場環(huán)境的影響小，電路穩(wěn)定性大大增強(qiáng)，調(diào)試風(fēng)險大大降低。圖3為模擬射頻前端(AFE)與其他功能模塊的連接關(guān)系圖。

2.4 天線設(shè)計及調(diào)試
2.4.1 天線設(shè)計原理
     高頻電子標(biāo)簽的天線線圈進(jìn)入閱讀器產(chǎn)生的交變磁場時，讀寫器與標(biāo)簽之間可等效為變壓器耦合方式。讀寫器天線相當(dāng)于變壓器的初級線圈，標(biāo)簽上的天線相當(dāng)于次級線圈[4]。對于無源電子標(biāo)簽,電子標(biāo)簽可以簡化為天線與芯片的直接電連(標(biāo)簽天線可等效為天線等效內(nèi)阻與等效感應(yīng)電壓源的串聯(lián)組合，標(biāo)簽芯片可等效為純阻抗)。圖4為無源高頻電子標(biāo)簽等效電路圖。

　符合ISO/IEC l5693標(biāo)準(zhǔn)的RFID系統(tǒng)，電子標(biāo)簽和閱讀器之間的載波頻率為13．56 MHz。為了保證閱讀器與標(biāo)簽之間的良好通信,標(biāo)簽的諧振頻率要接近13.56 MHz。本文描述的FPGA原型驗證平臺設(shè)計中，天線設(shè)計也是基于以上理論模型，設(shè)計成矩型天線。
    ISO/IEC 15693-1協(xié)議中規(guī)定，標(biāo)簽天線尺寸最大不超過86 mm×54 mm，典型線圈有3~6匝[3]。這樣可以根據(jù)實際的設(shè)計需求先確定天線尺寸，本次設(shè)計的天線長和寬分別為79 mm和47 mm,天線線圈的線寬為6 mil，線圈間距為9 mil，線圈匝數(shù)為4。

    根據(jù)式(2)可以推算出天線線圈的等效電感，再根據(jù)式(1)可以計算出并聯(lián)電容的理論值。
    為了補(bǔ)償電路板加工偏差以及電路中其他參數(shù)的不確定因素，消除線圈計算值與加工后實際值之間的誤差，線圈匝數(shù)預(yù)留3.5、4.5圈可選的跳線。調(diào)試時根據(jù)實際測量結(jié)果，確定并聯(lián)電容的容值和線圈的具體匝數(shù)。
2.4.2 天線調(diào)試
    驗證平臺電路板加工、焊接完成后，使用阻抗分析儀測量天線的實際電感值，本次測到的天線線圈的電感值近似為2.9 nH；根據(jù)式(1)重新計算并聯(lián)電容的值為47.55 nF，校正理論計算與加工后實際值之間的偏差。
    并聯(lián)電容值確定后，使用矢量網(wǎng)絡(luò)分析儀測量天線的諧振頻率。根據(jù)諧振頻率的偏移情況，逐步增加或者減少線圈匝數(shù)，直到達(dá)到指定的諧振頻率13.56 MHz。
    根據(jù)矢量網(wǎng)絡(luò)分析儀的測量結(jié)果顯示，本次天線能成功諧振在13.56 MHz，此時線圈匝數(shù)為4，并聯(lián)電容大小為47 nF。圖6、圖7為矢量網(wǎng)絡(luò)分析儀測量的諧振圖。

3 測試結(jié)果
    FPGA原型驗證平臺經(jīng)過器件選型、硬件設(shè)計、數(shù)字邏輯單元的移植實現(xiàn)以及系統(tǒng)調(diào)試后，能夠與支持ISO/IEC15693協(xié)議的閱讀器進(jìn)行穩(wěn)定通信。圖8顯示了閱讀器下發(fā)查詢(Inventory)命令時空間場波形信息；圖9顯示了閱讀器下發(fā)查詢(Inventory)命令時，標(biāo)簽收到的時鐘信號(clk)、解調(diào)信號(demo_data)以及標(biāo)簽返回的調(diào)制信號(modu_data)波形。

    本文結(jié)合RFID芯片的設(shè)計特點(diǎn)，描述了一種FPGA原型驗證平臺的設(shè)計，支撐無源高頻RFID芯片的FPGA原型驗證。經(jīng)測試表明，該驗證平臺能夠?qū)崿F(xiàn)ISO/IEC15693協(xié)議中的通信功能，能與多款閱讀器進(jìn)行穩(wěn)定的通信，讀寫性能優(yōu)異，穩(wěn)定性、可靠性都能達(dá)到預(yù)期的效果，滿足標(biāo)簽芯片F(xiàn)PGA原型驗證的需求。
    本文設(shè)計的FPGA原型驗證平臺還可以作為電子標(biāo)簽芯片的原型設(shè)計提供給客戶試用,提前進(jìn)行軟件開發(fā)；還可以提前進(jìn)行第三方的認(rèn)證工作。另外，該驗證平臺對于符合其他協(xié)議標(biāo)準(zhǔn)的RFID芯片的驗證平臺的設(shè)計也有很好的參考價值。
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